Устройство для формирования признака команды

Устройство для формирования признака команды

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может найти применение при отладке программ ЭВМ 4- и 5-го поколений. Устройство позволяет в процессе работы вычислительной системы автоматически вырабатывать признак команды , когда по информационным линиям

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (504 G 06 F 1! 28

i е .

/lj -""

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /,",„, 13, К АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ПРИЗНАКА КОМАНДЫ (21) 4092184/24-24 (22) 18.07.86 (46) 07.04.88. Бюл. № 13 (72) А. С. Ананьин, А. И. Ляхов и С. Л. Улыбин (53) 681.3(088.8) (56) Майерс Г. Архитектура современных ЭВМ.— М.: Мир, 1985, с. 1, с. 80.

Авторское свидетельство СССР № 991427, кл. G 06 F 9/34, 1983.

„„SU„„1387000 А1 (57) Изобретение относится к области вычислительной техники и может найти применение при отладке программ ЭВМ 4- и 5-ro поколений. Устройство позволяет в процессе работы вычислительной системы автоматически вырабатывать признак команды, когда по информационным линиям

С Э

QO

CO

CO

1387000 системы из памяти в процессор передается команда. Устройство содержит блок 1 постоянной памяти, регистр 2,мультиплексор

3, элементы ИЛИ 4, 5 и 6, триггеры 7, 8 и 9, элемент НЕ О, элементы И 11 и 12, элемент

l3 задержки, шифратор 14, счетчики 15 и 16, Код команды с входов устройства записывается на регистр 2 сигналом с входа, проходягцим через элемент И 11. Принятая команда анализируется при помощи блока 1, мультиплексора 3, шифратора 14.

Результатом анализа является код количества обращений к памяти, которые должен выполнить процессор по данной команде.

Этот код записывается на счетчик 15 сиг1 !!

Изобретение относится к вычислительной технике и может быть использовано в аппаратных и гибридных мониторах для формирования признака начала команды.

Целью изобретения является расширение области применения устройства.

На чертеже представлена схема устройства для формирования признака команды.

Устройство содержит блок 1 постоянной памяти, регистр 2, мультиплексор 3, элементы ИЛИ 4 — 6, триггеры 7 — 9, элемент НЕ 10, элементы И ll и 12, элемент

13 задержки, шифратор 14, счетчики 5 и 16, вход 17 начальной установки, вход 18 признака информации, информационный вход 19, вход 20 признака прерывания, тактовый вход

21, вход 22 признака прямого доступа к памяти, вход 23 признака обмена и выход

24 признака команды устройства.

Блок I предназначен для преобразования кода команды в двоичный код количества обращений к памяти по этой команде и имеет (К+1) группу выходов, где К вЂ” число типов команд, различающихся по количеству операндов. На адресные входы блока 1 поступает код команды с регистра 2. При этом на (К+1)- группе выходов появляется 1-разрядный (где 1=log K) номер типа этой команды, à íà i-й группе выходов (где

i= 1,...,К) — соответствующий данной команде двоичный код количества обращений к памяти, выполняемых данной командой.

Мультиплексор 3 имеет (К+2) групп информационных входов, из которых первые К групп соединены с выходами блока 1. На (К+1) -й группе скоммутирован код количества обращений к памяти, которые процессор должен выполнить при возникновении неисправности в канале обмена с памятью.

На (К+2)-й группе входов скоммутирован код количества обращений к памяти, кото5 !

О !

35 налом, проходящим с входа устройства через элементы И 11, ИЛИ 6 и элемент 13 задержки. При каждом обращении к памяти на входе появляется сигнал, который проходит через элемент И 12 на вычитающий вход счетчика 15. При обнулении счетчика 15 íà его выходе появляется сигнал, который через элемент ИЛИ 5 устанавливает триггер 9. При этом на выходе устанавливается признак команды. Триггеры 7, 8, элемент ИЛИ 4, элемент НЕ 10 и счетчик !6 служат для обеспечения реакции устройства на ситуации типа прерывание, прямой доступ к памяти и неисправность в канале обмена с памятью 1 ил.

2 рые процесор должен выполнить при возникновении прерывания вычислительного процесса.

Устройство работает следующим образом.

При включении вычислительной системы на вход 17 устройства поступает сигнал начальной установки. С входа 17 этот сигнал поступает на первые входы элементов

ИЛИ 4 и 5. На выходе элемента ИЛИ 4 появляется сигнал, который поступает на входы сброса триггеров 7 и 8 и сбрасывает их в нулевое состяние.

Сигнал с выхода элемента ИЛИ 5 поступает на вход установки триггера 9 и устанавливает его в единичное состояние.

Единичный потенциал с выхода триггера 9 поступает на выход 24 устройства и является признаком того, что первое слово, которое считывается из памяти после его появления, команда. Кроме того, этот потенциал поступает на первый вход элемента И 11. Таким образом, по начальному включению вычислительной системы устройство вырабатывает признак команды на выходе 24 и подготавливается к приему первой команды пусковой программы.

Считываемая из памяти информация поступает из вычислительной системы на группу входов 19 устройства. В момент появления информации на группе входов 19 на вход 18 признака информации из вычислительной системы приходит сигнал. Этот сигнал поступает на второй вход элемента И 11.

При наличии единичного потенциала на третьем входе последнего на его выходе появляется сигнал, поступающий на вход записи регистра 2 и записывающий в него информацию, приходящую на информационные входы регистра 2 с группы входов 19 устройства. Поскольку первое слово, считанное из памяти после включения вычислительной сис1387000

Кроме того, единичный сигнал с выхода элемента И 12 поступает на инверсный вход сброса счетчика 16 и разрешает ему считать импульсы, приходяшие с входа

21 устройства на счетный вход счетчика 16.

При отсутствии неисправностей в канале обмена с памятью сигнал на входе 23 пропадает раньше, чем переполняется счетчик 16.

При этом на выходе элемента И 12 появляется нулевой сигнал, который поступает на ин50

55 темы, является командой, на регистре 2 оказывается записанной первая команда пусковой программы.

Кроме того, сигнал с выхода элемента

И 11 поступает на первый вход элемента

ИЛИ 6, а сигнал с выхода последнего — на вход элемента 13 задержки и вход сброса триггера 9, сбрасывая его в нулевое состояние. При этом пропадает сигнал на выходе

24 признака команды 24 устройства и блокируется элемент И 11.

Код команды с выхода регистра 2 поступает на адресные входы блока 1. На i-й группе выходов блока 1 появляется двоичный код количества обращений к памяти, необходимых для выполнения данной коман- 15 ды, который поступает на i-ю группу информационных входов мультиплексора 3. На (К+1)-й группе выходов появляется 1-разрядный номер типа этой команды, который поступает на группу входов шифратора 14, а на группе выходов последнего — код, поступаюший на группу управляющих входов мультиплексора 3 и разрешающий прохождение через мультиплексор 3 информации, проходящей на его i-ю группу информационных входов. Информация с группы выходов мультиплексора 3 поступает на группу информационных входов счетчика 15 и записывается в него сигналом, приходящим с выхода элемента 13 задержки на вход записи счетчика 15. Таким образом на счетчике 15 оказывается записанным двоичный 30 код количества обращений, выполняемых

° процессором по данной команде.

При каждом обращении к памяти на вход 23 признака обмена из вычислительной системы приходит сигнал, длительность которого равна длительности цикла обраше- 35 ния к памяти. Сигнал с входа 23 поступает на первый вход элемента И 12. При наличии единичного потенциала на втором входе элемента И 12 на его выходе появляется сигнал, поступающий на вычитаюший 40 вход счетчика 15. При этом содержимое счетчика 15 уменьшается на единицу.

Когда процессор выполнит все обращения, необходимые для исполнения данной команды, счетчик 15 обнуляется и на его выходе появляется единичный сигнал, поступающий на второй вход элемента ИЛИ 5.

Сигнал с выхода элемента ИЛИ 5 устанавливает триггер 9, при этом на выходе 24 появляется признак команды. версный вход сброса счетчика 16 I поддерживает его в нулевом состоянии.

Если в канале обмена с гам;:1ью возникает неисправность тии:. «браш,-;и к несушествуюшему адресу. ы с: ...«, 16 переполняется и на ег« и„ .«д :.:.: .;нег«» единичный сигнал. Этот : ; « тупаег на установочный вход триг« .:.:, .;;. второй вход элемента ИЛИ 6. Сигнал.... ы;, >л» элемента ИЛИ 6 сбрасывает гри ср 9 и запускает элемент 13 задержки Единичный потенциал с выхода триггера 7 поступает на (1+1)-й вход шифратора 1. 1!ри этом иа выходе последнего появляс-: ..и .;«,. который разрешает прохождение иа иы;;, мультиплексора 3 информации. сном i,; : л иии«й на его (К+ 1) -й груп иг ии(ф(1г у;! l,и«ивы l. входов (эта информация явля«.гси . иои«ным кодом количества обраиКиии и память, которые должен выполни ь проц ссор при обработке неисправности канала обмена с памятью). После этого на выходе элемента 13 задержки появляется сигнал, который записывает эту информацию и» «четчик 15 и, поступив через элемент l, 1И 4 на вход сброса триггера 7, сбрасывает триггер 7.

Если в вычислительной системе ос шествляется цикл прямого доступа к нами и, то на вход 22 приходит сигнал, которыи стоит там в течение времени обращения к памяти от внешнего устройства. Этот сигнал поступает на вход элемента НЕ !0, с выходи которого нулевой сигнал поступает на третий вход элемента И 11 и второй вход элемента И 12, блокируя их. Таким образом, во время цикла прямого доступа к памяти работа устройства заблокирована, состояние триггера 9 и содержимое счетчика 15 остается без изменения, а счетчик 16 обнулеи, Если в вычислительной системе происходит прерывание вычислительного процесса, то на вход 20 признака прерывания приходит сигнал, который поступи«1 на третий вход элемента ИЛИ 6 и у тановочный вход триггера 8, устанавлив: я c ãо в единичное состояние. Сигнал с выхода элемента ИЛИ 6 срабатывает три гор 9 и запускает элемент 13 задержки. Едини ный потенциал с выхода три гера 8 ступает на (1+ 2) -й вход шифраз«ра

При этом на выходе последнего пони. I>I ется код, который разрешает прохж-. дение на выход мультиплексора 3 инф«рмации, скоммутированной íà его (К+2)-и группе информационных входов (эта информация является двоичным кодом количества обращений, которые процессор должен выполнить при обработке прерывания), После этого на выходе элемента 13 задержки появляется сигнал, который записывает эту информацию на счетчик 15 и, пройдя через элемент ИЛИ 4 на вход сбр«« . триггера 8, сбрасывает триггер 8.!

387000

Составитель И. Сигналов

Редактор И.Шулла

Заказ 1223t48 Тираж 704 Подписное

ЦИИИПИ г

4Р ПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” -35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Формула изобретения

Устройство для формирования признака команды, содержащее регистр, блок постоянной памяти, первый и второй элементы И, причем выход первого элемента И соединен

1 с входом записи регистра, от.гичающееся тем, что, с целью расширения области

1применения, в устройство введены мульти-!

i плексор, три элемента ИЛИ, три триггера,, два счетчика, шифратор, элемент задержки и, элемент НЕ, причем вход признака пря,,мого доступа к памяти устройства через элемент НЕ соединен с первыми входами первого и второго элементов И, вход признака информации устройства, информационный вход и вход признака обмена устройства соединены соответственно с вторым входом первого элемента И, с информационным входом регистра, с вторым входом второго элемента И, выход которого соединен с вычитающим входом первого счетчика и входом начальной установки торого счетчика, вход начальной установки стройства соединен с первыми входами ервого и второго элементов ИЛИ, выход ервого элемента ИЛИ соединен с нулевыми ходами первого и второго триггеров, вход ризнака прерывания устройства соединен с диничным входом второго триггера и перым входом третьего элемента ИЛИ, выход которого соединен с нулевым входом третьего триггера и через элемент задержки— с вторым входом первого элемента ИЛИ и входом записи первого счетчика, тактовый вход устройства соединен со счетным входом второго счетчика, выход переполнения которого соединен с вторым входом третьего элемента ИЛИ и с единичным входом первого триггера, выход которого соединен с первым входом шифратора, выход первого элемента t0

И соединен с третьим входом третьего элемента ИЛИ, выход регистра соединен с адресным входом блока постоянной памяти, первая и вторая группы выходов блока постоянной памяти соединены соответственно с первой группой информационных входов

1 5 мультиплексора H c группой BxojLQB шифратора, выход которого соединен с группой управляющих входов мультиплексора, выход второго триггера соединен с вторым входом шифратора, группа входов задания кода числа обращений к памяти устройства сое20 динен с второй группой информационных входов мультиплексора, выход которого соединен с информационным входом первого счетчика, выход переполнения первого счетчика соединен с вторым входом второго эле25 мента ИЛИ, выход которого соединен с единичным входом третьего триггера, выход которого соединен с третьим входом первого элемента И и является выходом признака команды устройства.