Устройство для приема биполярных многоуровневых сигналов

Устройство для приема биполярных многоуровневых сигналов

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (И) (511 4 Н 04 В 1 06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ/,. р

1I e„„rЪ..

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР пО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К Д ВТОРСКОМ У СВИДЕТЕЛЬСТВУ (b1) 951719 (2 1) 4 127568/24-09 (22) 02.10.8b (46) 23,04.88. Бюл, II - 15 (72) Г,А.Генин и С.Д.Козлов (53) 621,394,62 (088.8) (56) Авторское свидетельство СССР

II - 95 1719, кл, Н 04 В 1/06, 1981 ° (54) УСТРОЙСТВО ДЛЯ ПРИЕМА БИПОЛЯРHbIX MH0I 0YP0BHERbIX CHI HAII0B (57) Изобретение относится к передаче дискретных сигналов. Цель изобретения — повышение помехоэащищенности.

Устр-во содержит блок 1 памяти, блок

2 перемножения си -налов, управляемый делитель 3, компаратор 4, регистр 5, ключи 6 и 9, интегратор 7, буферный усилитель 8, резистивный делитель

10, триггер 13, блок 14 формирования тактовых импульсов. Введены ключ 12 и элемент И 11. Формирование опорного сигнала осуществляется из выпрямленного сигнала с помощью интегратора 7, к-рьй обеспечивает опорное напряжение, пропорциональное среднему абсолютному значению информационного сигнала (ИС) в момент отсчета.

Помехи и искажения сигнала имеют нулевое среднее значение и поэтому не влияют на формирование опорного сигнала, если они накладываются на боль" шое значение ИС. Для устранения неоптимальности порога при малых значениях ИС, к-рым соответствуют информационные нули в устр-ве, интегратор 7 отключается от выпрямленного

ИС и подключается через резистор к нулевой шине. Таким образом, малые значения выпрямленного сигнала, искаженные шумами и помехами, заменяются нулевым значением. Тем самым устраняется влияние помех и искажений на пороговый уровень ° 3 ил.

90802

1 13

Изобретение относится к области передачи дискретных сигналов, может использоваться при приеме биполярных многоуровневых сигналов и является усовершенствованием устройства по авт.св. М 951719.

Цель изобретения — повышение по,мехозащищенности.

На Аиг.1 изображена структурноэлектрическая схема устройства; на фиг.2 — структурно-электрическая схема блока памяти; на Аиг.3 — струк турно-электрическая схема блока

Аормирования тактовых импульсов, Устройство содержит блок 1 памяти блок 2 перемножения сигналов, управляемый делитель 3, компаратор 4, регистр 5, первый ключ 6, интегратор 7, буАерный усилитель 8, второй ключ 9, резистивный делитель 10, элемент И 11 третий ключ 12, триггер 13 и блок 14 Аормирования тактовых импульсов, причем блок 1 памяти содержит первый операционный усилитель 15, ключ 16, конденсатор 17 и второй операционный усилитель 18, а блок 14 Аормирования тактовых импульсов содержит инвертор 19, триггер 20, регистр 21, элемент И 22, элементы И 23 и 24 с инверсными вы,ходами и инвертор 25.

Устройство работает следующим образом.

На входы блока 14 формирования тактовых импульсов подаются импульсные последовательности от генераторов импульсов, Б исходном состоянии ключи 6 и 9 закрыты, коэфАициент передачи управляемого делителя 3 равен

1, триггер 13 тактовым импульсом установлен в нулевое состояние, соответствующее наличию на его выходе логического нуля, Многоуровневый инАормационннй сигнал поступает на первый вход блока 1 памяти, на второй вход которого поступает с выхода блока 14 формирования тактовых импульсов тактовая частота. При поступлении импульса тактовой частоты в блоке 1 памяти осуществляется стробирование входного сигнала и его запоминание, С выхода блока 1 памяти сигнал поступает на первый вход блока 2 перемножения сигналов. При поступлении на

a ro1 oÉ vxog c тригrepa 13 ггогпческого нуля коэАфициент передачи блока 2 перемножения сигпалов равен

1Î

ЗО

4О

5О

1, при поступлении логической единицы — минус 1.

При установке триггера 13 в исходное положение с его выхода на второй вход блока 2 перемножения сигналов подается логический нуль, а на выходе бло..а 2 перемножения сигналов устанавливается тот же сигнал, что и на входе. Так как в отсутствие тактового импульса второй ключ 9 закрыт, на первый вход компаратора 4 через резистивный делитель 10 подается нулевой пороговый уровень. С выхода блока 2 перемножения сигналов через управляемый делитель 3, коэфАициент передачи которого в отсутствие тактового импульса равен 1, инАормационннй сигнал поступает на второй вход компаратора 4, где осуществляется его сравнение с нулевым порогом. В результате этого сравнения определяется знак инАормационного сигнала, который записывается по переднему Аронту импульса тактовой частоты в триггер 13. При отрицательном сигнале, поступающем с выхода блока 1 памяти на вход блока 2 перемножения сигналов, в триггер 13 записывается логический нуль, в результате чего устанавливается коэАфициент передачи блока 2 перемножения сигналов, равный 1. При этом на выходе блока 2 перемножения сигналов устанавливается отрицательный уровень, равный входному. При положительном сигнале на входе блока 2 перемножения сигналов в триггер 13 записывается логическая единица, которая устанавливает коэААициент передачи блока 2 перемножения сигналов равным 1, в результате чего и в этом случае на выходе блока 2 перемножения сигналов устанавливается отрицательный уровень, по абсолютной величине равный входному. Таким образом, в блоке 2 перемножения сигналов осуществляется внпрямление сигналов в отрицательную область значений. В момент поступления на первый вход элемента И 11 тактовой частоты и при наличии инАормационной "1", поступающей с выхода регистра 5 на второй вход элемента И 11, на выходе его появляется импульс, открывающий первый ключ 6, при этом заряжается конденсатор интегратора 7, которнй хранит опорный сигнал для Аормиронания порогов сравнения. Постоянная време1390802

45 ни интегратора 7 выбирается таким образом, чтобы при приеме случайной последовательности информационных символов колебания выпрямленного

5 значения принятого сигнала, усредненного интегратором /, относительно

его среднего значения были бы незнаМ чительными. В момент поступления тактовой частоты третий ключ 12 открывается, разряжая конденсатор интегратора 7.

Опорный сигнал через буферный усилитель 8 и второй ключ 9,открытый импульсом тактовой частоты, поступает 15 на первый вход компаратора 4, на второй вход которого через управляемый делитель 3 поступает стробированный сигнал с выхода блока ? перемножения сигналов. В компараторе 4 осуществляется сравнение отсчетного значения информационного сигнала в момент стробирования и порогового сигнала. Отношение порога к средней величине модуля отсчетов информационного сигнала может варьироваться в широких пределах изменением коэффициентов передачи управляемого делителя 3, а также изменением длительности тактовых импульсов.

В момент поступления первого тактового импульса результат сравнения записывается в регистр 5.

При необходимости сравнения сигнала с другим порогом, т.е. при другой величине указанного отношения З5 на управляемый делитель 3 с задержкой относительно первого импульса может быть подан другой тактовый импульс.

Если для принятия решения о переданном символе требуется провести сравнение сигнала с несколькими пороговыми значениями, что соответственно увеличивается число управляемых входов управляемого делителя 3 и выходов блока 14 формирования тактовых импульсов, при этом тактовые импульсы на различные управляемые входы управляемого делителя 3 должны подаваться со сдвигом во времени и сравнение сигнала с различными поро- 50 гами производится поочередно.

Результат сравнения с выхода компаратора 4 подается на вход регистра

5, на второй вход которого поступает тактовая частота от блока 14 форми- 55 ревания тактовых импульсов, величина которого зависит от числа сравнения, которые необходимо провести. Результаты сравнения с выхода компаратора

4 записываются в различные элементы памяти регистра 5. После получения сравнения со всеми требуемыми пороговыми значениями блоком 1 памяти фиксируется новое информационное значение входного сигнала в момент поступления следующего импульса, В конце каждого интервала анализа отсчетного значения сигнала триггер

13 вновь устанавливается в исходное состояние.

Формирование опорного сигнала осуществляется из выпрямленного сигнала с помощью интегратора, который должен обеспечить опорное напряжение, пропорциональное среднему абсолютному значению информациОнного сигнала в момент отсчета. Помехи и искажения сигнала имеют нулевое среднее значение и поэтому не влияют на формирование опорного сигнала, если они накладываются на большое значение информационного сигнала.

В случае, если информационное значение равно нулю, как положительные, так и отрицательные значения помехи после выпрямления имеют один и тот же знак и могут дополнительно увеличивать напряжение на выходе интегратора. Это отклонение опорного сигнала от среднего значения увеличивается при увеличении средней амплитуды помех, что приводит к нарушению оптимальности порога в устройстве. Для устранения неоптимальности порога при малых информационных значениях сигнала, которым соответствуют информационные нули в устройстве, производится отключение интегратора от выпрямленного информационного сигнала и подключение интегратора через резистор к нулевой шине. Таким образом, малые значения выпрямленного сигнала, искаженные шумами и помехами канала связи, заменяются нулевым значением, тем самым устраняется влияние помех и искажений на пороговый уровень (опорный сигнал). В результате устройство обеспечивает более высокую помехозащищенность приема при повышенных значениях помех и искажениях сигнала в канале связи.

Формула изобретения

Устройство для приема биполярных многоуровневых сигналов по авт.сн.

1390802

Составитель О.Андрушко

Редактор Н.Тупица

Техред М.Дидык

Корректор В. Гирняк

Заказ 1785/56 Тираж 660 Подписное

ВНИИЛИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. ч/5

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4

М - 951719, о т и и ч а ю ш е е с. я тем, что, с целью повышения помехоэащищенности, введены третий ключ и элемент И, при этом пятый выход блока формирования тактовых импульсов подключен к второму входу второго ключа через элемент И, второй вход которого соединен с выходом регистра, а седьмой выход блока формирования тактовых импульсов подключен к перВому входу третьего ключа, второй

5 вход и выход которого соединены соответственно с выходом интегратора и общей шиной.