Устройство синхронизации вввода-вывода микропроцессора

Устройство синхронизации вввода-вывода микропроцессора

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при проектировании микропроцессорных систем (ШС) и микропроцес сорн1 .1Х устройств (МПУ). Целью изобретения является увеличение быстродействия устройства. С этой целью в устройство , содержащее блок управляющих сигналов, включакнций три элемента НЕ, элемент И и элемент И-НЕ, и блок триггеров готовности, введен блок счетчиков тактов, включакяций первый триггер режима, первый счетчик тактов , выполненный в виде триггеров младпего и старшего разрядов и первого элемента И, второй триггер режима, второй элемент И, дешифратор, элемент ИЛИ, два элемента ИЛИ-НЕ, элемент И- НЕ и второй счетчик тактов, выполненньй в виде триггера тактов, а блок триггеров готовности включает элемент. И-НЕ, элемент ИЛИ-НЕ и два триггера готовности, 6 ил. с S (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5D 4 G 06 Р 9 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ HOMHTET СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4035529/24-24 (22) 29,12.85 (46) 07.05.88. Бюл. Р )7 (72) В.С.Дунаев (53) 681.325 (088,8) (56) Патент ГДР У 204784, кл . G 06 F 9/00, опублик. 1983 °

Кофброн Дж. Технические средства микропроцессорных систем. Практический курс. И.: Мир, 1983, с. 191-196.

1 (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ВВОДАВЫВОДА МИКРОПРОЦЕССОРА (57) Изобретение относится к вычислительной технике и может быть использовано при проектировании микропроцессорных систем (ИПС) и микропроцес сорных устройств (МПУ). Целью изобре„„SU„„1 94215 А1 тения является увеличение быстродействия устройства, C этой целью s устройство, содержащее блок управляющих сигналов, включающий три элемента НЕ, элемент И и элемент И-НЕ, и блок триггеров готовности, введен блок счетчиков тактов, включающий первый триггер режима, первый счетчик тактов, выполненный в виде триггеров младшего и старнего разрядов и первого элемента И, второй триггер режима, второй элемент И, дещифратор, элемент

ИЛИ, два элемента ИЛИ-НЕ, элемент ИНЕ и второй счетчик тактов, выполненный в виде триггера тактов, а блок триггеров готовности включает элемент. Я

И-НЕ, элемент ИЛИ-НЕ и- два триггера готовности, 6 ил.

1394215

Изобретение относится к вычислительной технике и может быть использовано прй проектировании микропроцессорных систем и микропроцессорных устройств.

Целью изобретения является увеличение быстродействия устройства.

На фиг.l приведена структурная схема устройства синхронизации ввода-Ip вывода; на фиг.2 — функциональная схема блока формирования управляющих сигналоз; на *иг.3 — функциональная схема блока триггеров готовности; на фиг.4 - функциональная схема блока счетчиков тактов; на фиг.5 — временная диаграмма сигналов на входах и выходах блоков устройства при наличии запросов от "медленных" уст- < ройств; на фиг.6 — временная диаграм-2р ма сигналов на входах и выходах блоков устройства при отсутствии запросов от медленных" устройств.

Устройство синхронизации (Ьиг.1) содержит микропроцессор 1, блок 2 25 формирования управляющих сигналов, блок 3 триггеров готовности и блок 4 счетчиков тактов.

Блок 2 формирования управляющих сигналов (фиг.2) содержит первый 5, 3р второй 6 и третий 7 элементы НЕ, элемент И 8 и элемент И-НЕ 9.

Блок 3 триггеров готовности (фиг.3) содержит элемент И-НЕ 10,элемент ИЛИ-НЕ 11, первый 12 и второй

13 триггеры готовности.

Блок 4 счетчиков тактов (фиг.4) содержит первый триггер 14 режима, триггер 15 младшего разряда, триггер

16 старшего разряда, второй триггер 4р

17 режима, первый 18 и второй 19 элементы И, дешифратор 20, элемент ИЛИ

2l первый элемент ИЛИ-НЕ 22, элемент

И-НЕ 23, триггер 24 тактов и второй элемент ИЛИ-НЕ 25. Триггеры 15 и 16 45 и элемент И 18 образуют первый счетчик тактов, а триггер 24 образует второй счетчик тактов.

Устройство синхронизации ввода-вывода микропроцессора работает следующим образом.

С выходов микропроцессора I на входы блока 2 формирования управляющих сигналов поступают сигналы "0жидание (Ожд" ), пСинхронизация (Синхр ), и признаки режима (разряII

55 ды адреса А15, А14 и АI 3), которые преобразуют блоком 2 в сигналы необходимой полярности для использования в блоках 3 и 4. Блоком 2 формируются также необходимые сочетания сигналов, поступающих на его входы,и тактовые сигналы Ф1, б2, необходимь1е для работы микропроцессора 1, блока 3 триггеров готовности и блока 4 счетчиков, тактов, Работа устройства начинается с подачи сигнала Сброс, используемого для работы микропроцессора 1, на блоки 3 и 4. Этот сигнал устанавливает узлы устройства в исходное состояние.

Он поступает на вход элемента ИЛИ-HE

11, с выхода которого поступает сигнал логической "1" на вход синхронизации триггера 13 и устанавливает на его выходы состояние логической "1", а сигнал с выхода триггера поступает на вход Готовность микропроцессора

1 (выход устройства). Сигнал "Сброс" поступает также на вход элемента ИПИНЕ 25. На выходе этого элемента появляется сигнал логической "1", который поступает на вход синхронизации триггера 17 и устанавливает на его инверсном выходе состояние логического

"0"

Сигналы, соответствующие значениям разрядов входа режима устройства (значениям разрядов адреса А15, А14 и А13 микропроцессора 1), поступают соответственно на информационный вход

D и информационные входы А и В дешифратора 20. При нулевом уровне сигнала А15 сигналы на выходах Dl D2, D4 и DB дешифратора 20 отсутствуют.

При поступлении сигнала логического

"0" Ф2 "Синхр" на входы сброса триггера 13, триггеров 15 и 16 первого счетчика тактов их инверсные выходы устанавливаются в состояние логической "1", а прямой выход триггера 14 в состояние логического "0". Сигнал логического II0tf поступающий на управляющий вход ($ I) денифратора 20, разрешает дешифрацию значений кода адреса А14 и АIЗ, поступающего на информационные входы (А,В) дешифратора

20 при значении разряда А15 поступающего на вход D дешифратора 20 равном логической "1 . С одного из выходов Dl D2 и D4 дешифратора 20 на один из входов элемента ИЛИ 21 поступает сигнал логического "0". Сигнал с выхода элемента ИЛИ 21 поступает на входы сброса триггеров 12 и 13 блока 3 и устанавливает на их прямых выходах состояние логического "О". С

1 394215 выхода триггера 13, являющегося выходом блока 3, поступает сигнал логического "0" на вход 1 Готовность" микропроцессора 1 и приводит микропра5 цессор в состояние ожидания (Лиг. 5) .

На выходе "Ожд" микропроцессора 1 (вход ожидания устройства ) появляется сигнал логической "1" и сохраняется до тех пор, пока микропроцессором )О

1 выполняется последовательность тактов ожидания T

При переходе микропроцессора 1 в состояние ожидания сигнал "Ожд" становится равным логическому "0" и, по- 15 ступая на вход сброса триггера 17, устанавливает его инверсный выход в состояние логической "1", а также устанавливает в состояние логической

"1" выход триггера 24. 20

При поступлении сигнала готовности логической "1" от одного из "медленных" устройств на вход синхронизации триггера 12 его прямой выход устанавливается в состояние логической 25

"1". Сигнал единичного уровня с выхода триггера 12 поступает на вход элемента И-НЕ 10 на другой вход которого поступает сигнал "Ожд" единичного уровня. При появлении фазы Ф2 в так- 30 те, предшествующем такту 13, на третйй вход элемента И-НЕ 10 поступает сигнал единичного уровня, а с выхода этого элемента снимается сигнал логического "0", поступающий на вход элемента ИЛИ-НЕ 11, При этом с выхода элемента ИПИ-НЕ 11 поступает сигнал логической "1" на вход синхронизации триггера 13 и устанавливает на его прямом выходе состояние логи- 40 ческой "1". Сигнал логической "1" с выхода этого триггера поступает на вход "Готовность" микропроцессора 1 и переводит его из состояния ожидания в рабочее состояние. Перед выхо- 45 дом из состояния ожицания микропроцессора при Ф2 = 0 на входы элемента И 19 поступают сигналы логической

II 11

1 и с выхода этого элемента поступает сигнал логической " 1 " на вход 5О синхронизации триггера 2 4, ко тарый должен перевести триггер в состояние логической " 1 " . Но триггер зажат в состоянии логического " 0 ", так как на

его вход сброса поступает сигнал лагиче с ко го " 0", При переходе микропроцессора из состояния ожидания в рабочее состояние сигнал " Ожд" принимает значение логического " 1 " и выход триггера 24 устанавливается в состояние логического "0". При этом сигнал лагическага "01 поступает также на вход элемента ИПИ-HF. 22, с выхода которого сигнал логической "1" поступает на вход синхронизации триггера

14 и устанавливает на ега прямом выходе состояние логической "1", запрещая дешифрацию кода, поступающего на информационные входы (А и В! дешифратора 20 до начала следующего цикла микропроцессора 1.

При отсутствии запросов "медленных устройств запрет дешифрации адреса на время ега неопределенного состояния осуществляется следующим образам. Па сигналу 1112 ° "Синхр", поступающему на входы сброса триггеров

14, 15 и 16, эти триггеры устанавливаются в состояние, соответствующее единичному уровню на инверсных выходах и нулевому уровню на выходе переноса первого счетчика тактов. Сигнал нулевого уровня, поступающий на управляющий вход (S 1) дешифратора 20, разрешает выдачу сигнала с выхода D8 (выход для подключения "быстрых" устройств на фиг.4 1, используемого для подключения устройств, не требующих режима ожидания микропроцессора. В такте 12 работы микропроцессора 1 при перекн>чепци из "0" в "1" сигнала

Ф2 "Синхр" инверсный выход триггера

15 устанавливается в состояние логического "0". В такте ТЗ работы микропроцессора 1 инверсньп выход триггера 15 (при переключении сигнала Ф2

11Сипхр" из "01 в "!", установится в состояние логической "1", а прямой выход триггера 16 еще не успеет переключиться в противоположное состояние и на выходе элемента И 18 (на выходе переноса первого счетчика тактов) возникает сигнал логической

"1", который поступает на вход элемента И-НЕ 23. На другой вход этого элемента также поступает сигнал логической "1" "Ожд", поэтому на выходе элемента И-НЕ 23 появляется сигнал логического "0"1, который поступает на вход элемента ИЛИ-НЕ 22. С выхода этого элемента поступает сигнал логической "1" на вход синхронизации триггера 14 и усранавливает ега в

11 11

1, тем самым запрещая дешифрацию разрядов А 1 4 и А 1 3 адреса н а время е го неопределенного значения .

13942I5

Ф о р м у л а и з о б р е т е н и я

Устройство синхронизации ввода-вью вода микропроцессора, содержащее блок управляющих сигналов, включающий три элемента НЕ, элемент И и элемент ИНЕ, и блок триггеров готовности,причем вход первого элемента НЕ соединен с входом ожидания устройства, вход 10 второго элемента НЕ подключен к входу . синхронизации устройства, вход третьего элемента НЕ соединен с тактовым входом устройства, первым входом элемента И-НЕ и тактовым входом блока15 триггеров готовности, первый и второй входы элемента И подключены к выходам соответственно третьего и второго элементов НЕ, второй вход элемента

И-НЕ соединен с входом синхронизации 20 устройства, вход сброса блока триггеров готовности подключен к входу сброса устройства, вход ожидания, вход готовности и выход блока триггеров готовности соединены соответственно 25 с входом ожидания, входом готовности и выходом готовности устройства, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия,оно содержит блок счетчиков тактов,вклю- 30 чающий первый триггер режима, первый счетчик тактов, выполненный в виде триггеров младшего и старшего разря дов и первого элемента И, второй триггер режима, второй элемент И, дешифратор, элемент ИЛИ, два элемента

ИЛИ-НЕ, элемент И-НЕ и второй счетчик тактов, выполненный в виде триггера тактов, а блок триггеров готовности включает элемент И-НЕ, элемент 40

ИЛИ-HE и два триггера готовности,при этом первый, второй и третий входы и выход элемента И-НЕ блока триггеров готовности подключены соответственно к выходу первого триггера готовности, входу ожидания, тактовому входу этого блока и первому входу элемента

ИЛИ-НЕ блока триггеров готовности, второй вход и выход которого соединены с входом сброса этого блока и входом синхронизации второго триггера готовности, информационные и установочные входы триггеров готовности подключены к шине единичного потен циала, вход синхронизации первого триггера готовности соединен с входом готовности блока триггеров готовности, выход второго триггера готовности подключен к выходу этого блока, а входы сброса триггеров готовности являются входом сброса блока триггеров готовности и соединены с выходом элемента ИЛИ блока счетчиков тактов, первый, второй и третий информационные входы, управляющий вход, первый, второй и третий выходы дешифратора подключены соответственно к первому, второму и третьему разрядам входа режима устройства, прямому выходу .первого триггера режима, первому, второму и третьему входам элемента ИЛИ блока счетчиков тактов, первый и второй входы и выход первого элемента И блока счетчика тактов соединены с инверсным выходом триггера младшего разряда, прямым выходом триггера старшего разряда и первым входом элемента И-HF. того же блока, второй вход этого элемента И-НЕ подключен к выходу первого элемента HF блока формирования управляющих сигналов, первый и второй входы и выход второго элемента И блока счетчиков тактов соединены соответственно с выходом элемента

И блока формирования управляющих сигналов, инверсным выходом второго триггера режима и входом синхронизации триггера тактов, первый и второй входы и выход первого элемента ИЛИ-НЕ блока счетчиков тактов подключены соответственно к инверсному выходу триггера тактов, выходу элемента И-НЕ этого блока и входу синхронизации

;,первого триггера режима, первый и второй входы и выход второго элемента ИЛИ-НЕ блока счетчиков тактов соединены соответственно с прямым выходом триггера тактов, входом сброса устройства и входом синхронизации . второго триггера режима, информационные и установочные входы первого и второго триггеров режима и установочные входы триггеров младшего и старшего разрядов и триггера тактов подключены к шине единичного потенциала, входы сброса первого триггера режима и триггеров младшего и старшего разрядов соединены с выходом элемента И-HF. блока формирования управляющих сигналов, вход синхронизации триггера младшего разряда подключен к выходу элемента И блока формирования управляющих сигналов, информационный вход триггера младшего разряда и вход синхронизации триггера старшего разряда соединены G инверсным выходом триггера младшего разря1394215

Cm мж лл.и страус

Рл юаюла&га

Готобносвь „седл." усяроист5я

Фиг. 1 да информационный вход триггера старшего разряда подключен к инверсному выходу того же триггера, входы сброса второго триггера режима и

5 триггера тактов соединены с выходом первого элемента HF., блока Аормирования управляняцих сигналов, а информационньпЪ вход триггера тактов подключен к инверсному выходу того же триггера.

1 394215 ! а отенииала

1 39421 5

Рие. Ф

8ых. 8с Илона

86Iz. ВР олока g (Фа лг yg)

Выл.д4 У ол. 1

Яых. и о, вз, и а р)

Вык олона Р

Аи, Ю7йока

Вых. ВВблонаЯ

8r 4 Бока,У

ВхР &ока j

Жи. РАми Р

Вид ВЗЗлока2

ВхУ Йока Ю

1394215

8ым. 82 ЙР4 4

8ЬiХ.Г АА1 а f

Рыж 87 АюаГ

Редактор А.Ворович

Закаэ 2221/45

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Проиэводственно-полиграфическое предприятие, r. Ужгород„ ул, Проектная, 4

Ф а за Ф1 (Вых, В)ЬокаЯ (tuba ФГ) Иык, 345 Ьокд 1 юхе4м,вб Я.Р) Вых. ВВ Ьоеа 2

АУ А юа 1

Е. 4 А ма У

Рыл.1 & лж 1

Еьи. Ю Аоггар

Составитель Г.Виталиев

Техред И.Дидык Корректор С,Черни