Устройство сжатия полосы частот видеосигнала

Устройство сжатия полосы частот видеосигнала

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике телевидения. Цель изобретения - повышение точности преобразования. Устрво содержит блок 1 временных задержек видеосигнала, сумматоры 2, 6, 4, 8, три блока вычитания 3, 5, 7, синхрогенератор 18. Для достижения цели в устр-во введены четвертый блок вычитания 9, блок 10 сравнения кодов. коммутатор 11, преобразователь 12 параллельного кода в последовательный, инвертор 13, четьфе блока деления 14, 15, 17, 16. В устройстве реализуется быстрое преобразование Адамара четырех кодируемых элементов изображения. При этом осуществляется адаптивное кодирование трех элементов трансформанты Ь, , Ъ2кЪ. Адаптация заключается в выборе передаваемого значения Ь; (i 1,2,3) в зависимости от значения Ьд для каждого кодируемого квартета элементов а, а,, а, и а,. Блок 1 вьгаолнен в виде последовательно-параллельного регистра, который управляется тактовой частотой для записи и сдвига и частотой, в четыре раза меньшей для управления считыванием . 1 ил. сл

СОЮЗ СОВЕТС 1ИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1394466 А 1 (51) 4 Н 04 N 7/18

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Н ABTOPCKOMY СВИДЕТЕЛЬСТВУ (21) 4130160/24-09 (22) 08.10.86 (46) 07.05.88. Бюл. и 17 (72) G.À.Êóëèêîâ и С.В.Сардыко . (53) 621.397.3(088.8) (56) Авторское свидетельство СССР

У 792609, кл. Н 04 N 7/12, 1980. коммутатор 11, преобразователь 12 параллельного кода в последовательный, инвертор 13, четыре блока деления 14, 15, 17, 16. В устройстве реализуется быстрое преобразование Адамара четырех кодируемых элементов изображения.

При этом осуществляется адаптивное кодирование трех элементов трансфор.манты Ъ,, bzи Ъэ. Адаптация заключается в выборе передаваемого значения

Ъ; (i = 1,2,3) в зависимости от значения Ъ для каждого кодируемого квартета элементов а, а,, а и а .

Блок 1 выполнен в виде последовательно-параллельного регистра, который управляется тактовой частотой для записи и сдвига и частотой, в четыре раза меньшей для управления считыванием. 1 ил. (54) УСТРОЙСТВО СЖАТИЯ ПОЛОСЪ| ЧАСТОТ

ВИДЕОСИГНАЛА (57) Изобретение относится к технике телевидения. Цель изобретения — повышение точности преобразования. Устрво содержит блок 1 временных задер.жек видеосигнала, сумматоры 2, 6, 4, 8, три блока вычитания 3, 5, 7, синхрогенератор 18. Для достижения цели в устр-во введены четвертый блок вычитания 9, блок 10 сравнения кодов, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

1394466

Изобретение относится к технике телевидения и может быть использовано для сжатия, полосы частот видеосиг° нала.

Цель изобретения — повышение точности преобразования видеосигнала при сжатии его полосы частот.

На чертеже представлена электрическая структурная схема устройства 10 сжатия полосы частот видеосигнала.

Устройство сжатия полосы частот видеосигнала содержит блок 1 временных задержек видеосигнала, первый сумматор 2, первый блок 3 вычитания, 15 третий сумматор 4, второй блок 5 вычитания, второй сумматор 6, третий блок 7 вычитания, четвертый сумматор

8, четвертый блок 9 вычитания, блок

10 сравнения кодов, коммутатор 11, 20 преобразователь 12 параллельного кода в последовательный, инвертор 13, первый 14 и второй 15 блоки деления, четвертый блок 16 деления, третий блок 17 деления, синхрогенератор 18. 25

Устройство сжатия полосы частот видеосигнала работает следующим образом.

В устройстве сжатия полосы частот видеосигнала реализуется быстрое пре- 30 образование Адамара четырех кодируемых элементов изображения. При этом осуществляется адаптивное кодирование трех элементов трансфарманты Ъ„, b и Ь3. цаптация заключается в выбо- 3> ре передаваемого значения Ь; (i = 1, 2 3) и зависимости от значения Ь для каждого кодируемого квартета элементов а,, а,, а и а . В основу адаптивного кодирования положена зависи- 40 мость границ (верхней и нижней) изменения Ь; (i = 1,2,3) от Ь.:

Ь, если Ь с 126;

1,„... = (252 — Ъ,), если Ь >126. 4

На кодирование )b;1 отводится два бита. Адаптивное четырехуровневое (двухбитовое) кодирование b;1 осуществляется по следующему алгоритму.

Для каждой кодируемой группы из четырех элементов вычисляется

b. /4, если Ь 126;

b (252 — Ъ )/4, если b 126.

Значение (252 -- b. ) является ин версией Ь при Ь» 126 и формируется в инверторе 13. Сравнение h c

126 производится с помощью блока 10 сравнения кодов, Выбор Ь, или (252

Ь ) для вычисления "Ь осуществляется коммутатором 11, управляемым сигналом с выхода блока 10. В первом блоке 14 деления производится вычисление Ь . Затем модуль )Ь; каждого из трех коэффициентов Ь,, Ьг и Ь делится на Ь и результат деления трехразрядный код (один разряд — знаковый, равный знаку Ь; ) — передается в преобразователь 12.

П .р и м е р. Пусть для некоторой кодируемой группы а = 3, а, = 7, аг = О, аз = 18. При этом Ь. = 28, Ь, = -22, b = †.8, Ьз = 14. Так как

Ь, = 28 <126, то b. = Ь /4 = 7 и

<Ь г = Зр Ьг) = 1 и(Ь )= 2» где (b; ) — трехразрядный код b; .

На приемной стороне по принятому Ь ло также вычисляется Ь, а значение Ь;

I вычисляется по правилу

b =(Ь >Ь °

1 I л

Для ассмотренного примера Ь л !

= -21, г = -7 и Ьэ = 14. Порогом является значение Ь, . Таким образом, порог адаптивен и может изменяться от группы к группе.

Кодируемые элементы а; шестиразрядные и на четыре элемента приходится 24 бита. Элементы преобразования имеют большую разрядность и при пол1 норазрядном кодировании Ь., b1, b2, b на четыре элемента преобразования нужно затратить 32 бита, т.е ° есть избыточность в передаваемых элементах преобразования, если последние кодиру-, ются независимо.

Указанный принцип кодирования реализуется следующим образом.

На вход блока l поступает видеосигнал в цифровом виде (дискретизированный и квантованный на 64 уровня). В блоке 1 осуществляется формирование кодируемой группы из четырех элементов: aî, а„, aã и аз . В первом сумматоре 2 вычисляется сумма а + а,. В нервом блоке 3 — разность а — а, Второй сумматор 6 производит сложение а, с а, во втором блоке 5 осущест4 вляется вычитание а из аг. Второй з сумматор 6 предназначен для вычисления элемента трансформанты Ь . В четвертом сумматоре 8 формируется значение Ь,. Третий 7 и четвертый 9 блоки

Формируют Ьг и Ь соответственно. В блоке 10 сравнения кодов производи ся сравнение элемента преобразования Ь о с кодом числа 126. Если Ь, >126, сигнал на выходе блока 10 равен единице.

1394466

Формула изобретения

Устройство сжатия полосы частот видеосигнала, содержащее последова. тельно соединенные блок временных задержек видеосигнала, первый и второй сумматоры, третий сумматор, первый вход которого соединен с вторым выходом блока временных задержек видеосигнала, а выход — с вторым входом второго сумматора, последовательно соединенные первый блок вычитания, первый вход которого объединен с первым входом первого сумматора, а второй вход объединен с вторым входом первого сумматора и соединен с третьим выходом блока временных задержек видеосигнала, четвертый сумматор, второй блок вычитания, первый вход

В инверторе 13 элемент Ь инвертируо ется в инверсное значение Ь подается на вход коммутатора 11, на другой вход которого поступает b,. На управ5 ляющий вход коммутатора 11 подается сигнал с выхода блока 10 сравнения кодов. Если данный сигнал равен единице, то к выходу коммутатора 11 подключается Ь . В противном случае — 1p

Ь ° В первом блоке 14 деления производится деление Ь (или b ) на 4.

Результат деления подается на второй

15, третий 17 и четвертый 16 входы блоков. деления. 15

Во втором блоке 15 деления производится деление модуля b, на с и частному от деления присваивается

° знак Ь . Трехразрядный код частного (Ъ > от деления (один разряд знако- 20 вый) передается в преобразователь 12.

Например, если Ь = 70 и Ь, =:40, то с = (70/4j = 17 и cb,> = (b, /cJ =

= 2,Код cb,) равен 010 (первый разряд — 0 — знаковый) . 25

Для реализации описанного алгоритма блок 1 выполнен в виде последова-, тельно-параллельного регистра, который управляется тактовой частотой для записи и сдвига и частотой в четыре 10 раза меньше для управления считыванием. Эта же частота используется для управления преобразователем 1.2, сигнал с выхода которого с канальной частотой, подаваемого с выхода синхрогенератора 18, вводится в канал связи для передачи сжатого видеосигнала. которого объединен с вторым входом третьего сумматора и соединен с четвертым выходом блока временных задержек видеосигнала, а второй вход объединен с первым входом третьего сумматора, третий блок вычитания и синхрогенератор, о т л и ч а ю щ е .е с я тем, что, с целью повышения точности преобразования видеосигнала при сжатии его полосы частот, введены последовательно соединенные инвертор, вход которого соединен с выходом второго сумматора,.коммутатор, первый блок деления, второй блок деления, другой вход которого соединен с выходом четвертого сумматора,. и преобразователь параллельного кода в последовательный, блок сравнения кодов, первый вход которого объединен с вторыми входами коммутатора и преобразователя параллельного кода в последовательный и с входом инвертора, второй вход яв" ляется входом опорного кода, а выход соединен с третьим входом коммутатора, последовательно соединенные четвертый блок вычитания, первый и второй входы которого соединены с выходами соответственно первого и второго блоков вычитания, и третий блок деления, выход которого соединен с третьим входом преобразователя параллельного кода в последовательный, четвертый блок деления, первый вход ко.орого соединен с выходом третЬего блока вычитания, второй вход объединен с вторым входом третьего блока деления и с первым входом второго блока деления, а выход соединен с четвертым входом преобразователя параллельного кода в последовательный, при этом первый и второй входы третьего блока вычитания соединены с вы ходами соответственно первого и тре- тьего сумматоров, второй вход четвертого сумматора соединен с выходом второго блока вычитания, причем первый выход синхрогенератора соединен с первым управляющим входом блока временнных задержек видеосигнала, второй управляющий вход которого объединен с первым управляющим входом преобразователя параллельного кода в последовательный и соединен с вторым выходом синхрогенератора, третий выход которого соединен с вторым управляющим входом преобразователя параллельного кода в последовательный.