Устройство для деления

Устройство для деления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, а именно к множительно-делительным устройствам ЭВМ, и может быть испольэова но для построения быстродействующих специализированных вычислительных устройств, а также при разработке быстродейст - вующих устройств деления, удобных для изготовления в составе больших интегральных схем (БИС). Целью изобретения является расширение области применения за счет возможности обработки как положительных, так и отрицательных нормализованных чисел. Устройство содержит входные регистры 1, 2 делимого и делителя, блок 3 вычисления обратной величины, промежуточные регистры 4,5,блок 6 умножения , выходной регистр 7, входы 8, 9 делимого и .делителя, выход 10 частного , тактовый вход 11. Блок 3 содержит управляемый преобразователь 12 в дополнительный код, узлы 13, 14 табличной памяти и алгебраический сумi СЛ

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (П) (51) 4 С 06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4096702/24-24 (22) 28.07.86 (46) 23.05.88. Бюл. У 19 (71) Институт проблем моделирования в энергетике АН УССР (72) А.В.Васильев, А.Н.Литвинов, В.К.Романчук, В.Н.Смирнов и Н.П.Тимошенко (53) 68 1.325(088.8) (56) Авторское свидетельство СССР

У 987621, кл. G 06 F 7/52, 1981.

Авторское свидетельство СССР

Ф 1285464, кл. С 06 F 7/52, 1985. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике, а именно к множи; тельно-делительным устройствам 3ВМ, и может быть использовано для построения быстродействующих специалиэи11 d рованных вычислительных устройств, а также при разработке быстродейст вующих устройств деления, удобных для изготовления в составе больших интегральных схем (БИС) . Целью изобретения является расширение области применения за счет воэможности обработки как положительных, так и отрицательных нормализованных чисел .

Устройство содержит входные регистры 1, 2 делимого и делителя, блок 3 вычисления обратной величины, промежуточные регистры 4,5,блок 6 умножения, выходной регистр 7, входы 8, 9 делимого и .делителя, выход 10 частного, тактовый вход 11. Блок 3 содержит управляемый преобразователь 12 в дополнительный код узлы 13, 14 табличной памяти и алгебраический сумматор 15. 1 ил.

1397903

Изобретение относится к вычислительной технике, а именно к множительно-делительным устройствам ЭВМ, и.может быть использовано для построения специализированных быстродействующих вычислительных устройств, а также при разработке быстродействующих устройств деления, удобных для изготовления в составе больших интегральных схем (БИС).

Целью изобретения является расширение области применения за счет воэможности обработки как положительгых, так и отрицательных нормализованных чисел .

IÍà чертеже представлена блок-схема устройства для деления.

Устройство содержит входной регистр 1 делимого, входной регистр 2 делителя, блок 3 вычисления обратной величины, первый 4 и второй 5 промежуточные регистры, блок 6 умножения, выходной регистр 7, вход 8 делимого, вход 9 делителя, выход t0 частного и тактовый вход 11.

Блок 3 содержит управляемый преобразователь 12 в дополнительный код, узлы 13 и 14 табличной памяти и сумматор 15 (алгебраический).

Информационные входы регистров 1 и 2 являются соответственно входом

8 делимого и входом 9 делителя устройства. Тактовые входы регистров 1, 2, 4, 5 и 7 соединены с тактовым входом 11 устройства. Выход регистра 1 делимого подключен к информационному входу первого промежуточного регистра 4, выход которого подключен к входу первого сомножителя блока 6.

Входной регистр 2 делителя соединен выходом знакового разряда делителя с управляющими входами преобразователя 12 и сумматора 15 и третьим адресным входом узла 13, выходом — с информационным входом преобразователя 12.

Первый и второй адресные входы узла 14 подключены соответственно к первой и второй группам выходов преобразователя 12, первый и второй адресные входы узла 13 подключены соответственно к первой и третьей группам выходов преобразователя 12. Выходы узлов 13 и 14 соединены соответственно с первым информационным входом (вход уменьшаемого) и вторым информационным входом (вход вычитаемого) сумматора 15, выход которого

55 подключен к информационному входу второго промежуточного регистра 5, Входом второго сомножителя блок 6 соединен с выходом второго промежуточного регистра 5, выходом — с информационным входом выходного регистра 7, выход 10 которого является выходом устройства.

Входные регистры 1 и 2 и выходной регистр 7 предназначены для кратковременного запоминания операндов соответственно делимого, делителя и частного, а также для обеспечения совместно с промежуточными регистрами 4 и 5 конвейерного способа обработки данных. Все указанные регистры имеют разрядность, соответствующую эарядности поступающих в устройство операндов.

Преобразователь 12 предназначен для преобразования дробной части операнда делителя иэ дополнительного кода в прямой код и может быть выполнен в виде многоразрядной комбинационной схемы. Узлы 13 и 14 предназначены для хранения величин, которые используются в процессе нахождения обратной величины делителя. Узел 14 предназначен для хранения опорных значений, узел 13 — поправок к опорным значениям обратной величины.

Сумматор 15 предназначен для уточнения значения обратной величины делителя. Он может быть выполнен в виде многоразрядной комбинационной схемы.

Блок 6 предназначен для нахождения произведения делимого на обратную величины делителя и также может быть выполнен в виде многоразрядной комбинационной схемы, допускающей умножение чисел, представленных в дополнительном коде.

В устройстве реализован метод деления, заключающийся в предварительном определении обратной величины С делителя Х и последующем ее умножении на делимое У. При этом предполагается, что входными операндами делимого и делителя являются п-разрядные двоичные числа, представленные.в дополнительном коде, у которых запятая фиксирована после одного разряда целой части, причем 1 1 Х 1< 2. Одним иэ методов вычисления функции

С = 1/Х является метод кусочно-линейной аппроксимации, в соответствии с которым диапазон изменения аргумента разбивается на интервалы, когде Х ок

Сок

3 13979 личество которых определяется требуемой точностью. Каждый иэ интервалов аппроксимации разбивается на подынтервалы.

Для получения возможности обраба5 тывать как положительные, так и отрицательные числа в устройстве вычисления функции С осуществляются в с соответствии с выражением (С, 1 = М (Х вЂ” Х ) + С с - дон р ок дм

= (В,) + С значение аргумента Х в наI чальной (опорной ) точке к-ro подынтервала опорное значение обратной величины С; íà k-м подынтервале; 20 значение поправки к обратной величине аргумента Х с значение тангенса угла наклона j-го отрезка аппроксимации функции С = 1/Х к оси абсцисс, О, 1,2 .. ° .,2n-1 (n — разрядность входных операндов делимого и делителя, О,1,2, ° ° °,2 (1 — количест- ЗО во старших разрядов в дробной части делителя, по которым определяется значение величины M.), 0,1,2,...,2 (тп > 1, тп — З5 количество старших разрядов дробной части делителя, по которым определяется значение величины С,„) .

При этом С „= 1/1Х „1, знак

It II плюс имеет место в случае положительных, знак "минус" — отрицательных значений аргумента Х.

Для 16-разрядных входных операндов с 14-разрядной дробной частью, одним разрядом целой части и знаковым разрядом при m =- 11 и 1 = 6, т.е. при разбиении диапазона изменения аргумента Х,на 128 интервалов аппроксимации, каждый из которых в свою очередь разбивается на 32 подынтервала, точность определения обратной величины достигает значения

16 „,„1с 2

Устройство работает следующим образом.

По приходу первого такта импульса на вход 11 величины У и Х, представ03

4 ленные в дополнительном коде, записываются соответственно во входные регистры 1 и 2. В преобразователе 12 осуществляется преобразование дробной части делителя Х в прямой код.

По адресу, указанному m старшими разрядами дробной части Х, представленной в прямом коде, из узла 14 выбирается опорное значение обратной величины С „, которое поступает на выход вычитаемого сумматора 15. Одновременно по адресу, укаэанному 1 старшими и (п — m — 2) младшими разрядами дробной части Х. представленной в прямом коде, иэ узла 13 выбирается значение величины (В )д которое доп поступает на вход уменьшаемого сумматора 15. При этом величина В имеет знак, противоположный знаку делителя

Х. В сумматоре 15 производится вычисление обратной величины делителя, которая представляет собой сумму с В,) + С,, если Х О, и разность (В 1,„ — С, если Х а О. По приходу второго тактового импульса значение обратной величины делителя записывается в промежуточный регистр 5.

Одновременно в промежуточный регистр

4 записывается величина У. Содержимое промежуточных регистров 4 и 5 поступает на блок 6, на выходе которого формируется искомое частное.

По приходу третьего тактового импульса полученное число записывается в выходной регистр 7 и из него поступает на выход 10 устройства.

Формула изобретения

Устройство для деления, содержа-, щее входные регистры делимого и делителя, выходной регистр, два промежуточных регистра, блок умножения и блок вычисления обратной величины, причем информационные входы входных регистров делимого и делителя соединены с входами делимого и делителя устройства соответственно, выход входного регистра делимого соединен с информационным входом первого промежуточного регистра, выход которого подключен к первому блоку умножения, второй вход которо го соединен с выходом первого промежуточного регистра, информационный вход которого подключен к выходу блока вычисления обратной величины

1 информационный вход которого соединен с выходом входного регистра де1397903

Составитель В.Березкин

Техред Л. Олийнык Корректор M.Ïoæo

Редактор И.Николайчук

Заказ 2271/47

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 лителя, тактовый вход устройства под ключен к тактовым входам регистров делимого и делителя, промежуточных регистров и выходного регистра, информационный вход которого соединен с выходом блока умножения, а выход— с выходом устройства, при этом блок вычисления обратной величины содержит два узла табличной памяти и сумматрр, выход которого является выходом блока вычисления обратной величины, а информационные входы подключены к выходам узлов табличной памяти, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения эа счет возможности обработки как положительных, так и отрицательных нормализованных чисел, в блок вычисления обратной величины введен управляемый преобразователь в дополнительный код, а сумматор выполнен алгебраическим, при этом вход управляемого преобразователя в допол5 нительный код является входом блока вычисления обратной величины, входы второго узла табличной памяти соединены с выходами первой и второй групп разрядов управляемого преобразователя в дополнительный код, а входы первого узла табличной памяти соединены с выходами первой и третьей групп управляемого преобразователя в дополнительный код и управляющим входом блока вычисления обратной величины, который подключен к выходу разряда входного регистра делителя и соединен с входами управления режимом работы управляемого преобразователя в дополнительный код и сумматора.