Устройство для цифровой обработки сигналов

Устройство для цифровой обработки сигналов

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„,SU„, 1397937 А1 (51)4 G 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A BTOPCHOIVIY СВИДЕТЕЛЬСТВУ

CrO Ф 3

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (2I) 4140876/24-24 (22) 27.10.86 (46) 23.05.88. Бюл, В 19 (72) С.В.Редькин, В.П.Конторович, Н.А.Игнатьева и К.В.Мигалин (53) 68!.32(088.8) (56) Макаревич О.Б., Спиридонов Б,Г.

Цифровые процессоры обработки сигналов на основе БИС. — Зарубекная электронная техника, 1983, Ф 1 (259).

Авторское свидетельство СССР

В 1136181, кл. 0 06 F 15/332, 1984. (54) УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ ОБРАБОТКИ СИГНАЛОВ (57) Изобретение относится к вычислителвной технике и мснкет быть испольэовано для преобразований н цифровой обработки сигналов с высокой раэрешакицей способностью. Цель изобретения— повышение быстродействия. Поставленная цель достигается за счет того, что в состав устройства входят блоки

1,2 формирования адреса, блок 3 синхронизации, вычислительный блок 4, аналого-цифровой преобразователь 5, блок 6 памяти операндов, блоки 7, 8, 9 памяти результатов, информационный вход 10 устройства, вход II задания шага дискретизации, информационные выходы 12, 13, 14 устройства, выход 15 окончания вычислений. 3 s.n. ф-лы, 3 ил.

1397937

Изобретение относится к вычислительной технике и может быть использовано для преобразования и цифровой обработки сигналов с высокой разрешающей способностью.

Цель изобретения — повышение быстродействия устройства.

Сущность изобретения заключается в том, что для повышения скорости цифрового преобразования дискретных отсчетов входного сигнала при расчете параметров каждой. частотной составляющей многократно используются только "короткие" операции — сло- 15 жение и вычитание, а "длинная" операция — деление — выполняется только один раз для коррекции результатов вычислений. Алгоритм выполнения такого преобразования определяется сле- 20 дующими соотношениями:

Р(К,t)= --(ао + а cosу„t+

2л„

n„„

+.С! sin „ );

i<0

) Х );.;!.,а,, =Х),.„-Х );, Ь, =Х <;,,1„-Х(,,)lH

N1 где <=0 ° ° °, ) — порядковый номер

Н= — ) -К вЂ” mar дискретизации для

К-й составляющей; 45

n = -.— — число полных периодов К-й к Н составляющей, На фиг, l приведена структурная схема устройства, реализующего алго-. 50 ритм (1); на фиг. 2 и 3 — структурные схемы соответственно первого и второго блоков формирования адреса; на фиг. 4 — структурная схема вычислительного блока; на фиг.5— структурная схема блока синхронизации.

Устройство (фиг. 1) содержит первый и второй блоки формирования адгармоники;

N — число отсчетов входного сигнала "Объем выборки";

X „,Х,,...,Х „, — значения отсчетов сигнала;

Fл

ы =2 и — — — круговая частота К-й

ЗН+1 составляющей; 40

F — частота дискретизации входа ного сигнала; реса 1 и 2, блок 3 синхронизации, вычислительный блок 4, аналого-цифровой преобразователь (АЦП) 5, блок

6 памяти операндов и три блока 7-9 памяти результатов, информационный вход 10 устройства, вход ll задания шага дискретизации, три информационных выхода 12-14 устройства и выход

15 окончания вычислений устройства.

Первый блок 1 вычисления адреса (фиг. 2) содержит вычитаюший счетчик

16, накапливающий сумматор 17 и элемент ИЛИ 18.

Второй блок 2 вычисления адреса (фиг, 3) содержит узел 19 сравнения, счетчик 20 адреса и элемент ИЛИ 21.

Вычислительный блок 4 (фиг. 4) содержит накапливающий сумматор 22, два накапливающих сумматора-вычитателя 23 и 24, счетчик (периодов) 25, четыре (буферных) регистра 26-29 и три делителя 30-32.

Блок 3 синхронизации (фиг. 5) содержит генератор 33 тактовых импульсов, счетчик (суммирующий) 34 и дешифратор 35.

Устройство работает следующим образом.

В состоянии "Останов" (низкий уровень сигнала на выходе 15 устройства, связанном с выходом элемента

ИЛИ 18) в блок 6 памяти операндов с выхода AlgI 5 загружается выборка из

N дискретных отсчетов входного сигнала, поступающего на информационный вход 10 устройства. При этом накапливающие сумматоры 17 и 22, сумматоры-вычитатели 23 и 24 и счетчики— вычитающий 16, адреса 20 и суммирующий 34 — находятся в сброшенном состоянии, Процесс вычисления начинается с занесения в вычитающий счетчик 16 начального значения шага дискретизаГN1 ции Н= - ) по внешнему сигналу, поступающему на вход 11 устройства.

При этом на выходе элемента ИЛИ 18 появляется высокий уровень сигнала, который фиксирует переход устройства в состояние "Работа" и разрешает работу генератора 33 тактовых импульсов и счетчика 20 адреса.

По первому импульсу ТИ с выхода генератора 33 тактовых импульсов из блока 6 памяти операндов по адресу

АО=Ф, сформированному в накапливающем сумматоре 17, считывается значение з

139793 отсчета Х и складывается с нулевым содержимым накапливающих сумматора

22 и сумматора-вычитателя 23, так как импульс ТИ поступает на суммирующий

5 вход последнего с первого выхода дешифраторор а 35 .

По срезу импульса ТИ в накапливающем сумматоре 17 формируется адрес следующего отсчета А,=Ao+H, а в суммирующем счетчике 34 — адрес второго выхода дешифратора 35.

По второму импульсу ТИ происходит приращение содержимого накапливающих сумматора 22 и сумматора-вычитателя 15

24 на величину Хн, адрес следующего отсчета на выходе накапливающего сумматора !7 становится равным 2Н, а содержимое суммирующего счетчика 34 трем. 20

По третьему импульсу ТИ значение отсчета K >öñêëàäûBàåòñÿ с накопленной суммой в накапливающем сумматоре 22, а в накапливающем сумматоре-вычитателе 23 формируется разность Х -Х „, 25 так как импульс ТИ поступает на вычитающий вход последнего с третьего выхода дешифратора 35.

По четвертому импульсу ТИ происходит приращение содержимого накаплива- 30 ющего сумматора 22 на величину Х, Зн а в накапливающем сумматоре-вычитателе 24 формируется разность Х„-Х „, При этом импульс ТИ с четвертого выхода дешифратора 35 запрещает приращение адреса в накапливающем сумматоре 17, по его фронту происходит приращение счетчика 25 периодов, а по срезу — загрузка данных с выходов накапливающих сумматора 22, сумматоров-вы- 4р читателей 23 и 24 и счетчика 25 периодов в буферные регистры 26-29 соответственно.

Далее цикл работы устройства повторяется, пока значение адреса íà 4> выходе накапливающего сумматора 17 не окажется больше, либо равным N.

Тогда по сигналу с выхода элемента

ИЛИ 21, вход которого связан с выходом узла 19 сравнения, значения величин с выходов делителей 30-32 заносятся в ячейки блоков 7-9 памяти результатов по адресу, сформированному в счетчике 20 адреса, и производится сброс сумматоров 17, 22-24 и суммирующего счетчика 34 и счетчика 25 периодов. После этого на выходе узла 19 сравнения восстанавливается прежний уровень сигнала, по срезу которого производится вычитание единицы иэ счетчика 16, хранящего текущее значение шага дискретизации с входа 11, приращение счетчика 20 адреса и saгруэка содержимого буферных регистров 26-29 в делители 30-32. На этом первая иэ Н итераций завершается.

Каждая следующая итерация выполняется аналогично рассмотренной.

Во время выполнения каждой i-й итерации на делителях 30-32 формируются значения соответственно постоянной, синусной и косинусной составляющих (i-1)-й,гармоники как частное от деления кодов чисел с выходов буферных регистров 26-29 на код числа периодов с выхода буферного регистра 29, занесенных в делители в конце предыдущей итерации.

После загрузки указанных значений в соответствующие ячейки блоков 7-9 памяти результатов они могут быть считаны оттуда соответственно на выходы 12-14 устройства.

Когда текущее значение шага дискретизации Н становится равным нулю, низкий уровень сигнала, поступающего с выхода элемента ИЛИ 18 на выход 15 устройства, фиксирует переход устройства в состояние Останов" и запрещает работу генератора 33 тактовых импульсов. формула изобретения

1. Устройство для цифровой обработки сигналов, содержащее блок qaмяти операндов, три блока памяти результатов, вычислительный блок, первый и второй блоки формирования адреса, блок синхронизации, первый выход первого блока формирования адреса подключен к входу запуска блока синхронизации и установочному входу второго блока формирования адреса, перт вый и второй выходы .которого подключены соответственно к входам чтениязаписи и адресным входам первого и второго блоков памяти результатов, выходы которых являются соответственно первым и вторым информационными выходами устройства, информационным входом которого является информационный вход аналого-цифрового преобразователя, выход которого подключен к информационному входу блока памяти операндов, выход которого подключен к информационному вхопч вычис5 13979 лительного блока, выходом окончания вычислений устройства является первый выход первого блока формирования адреса, второй выход которого подключен к адресному вх6ду блока памяти операндов, отличающееся тем, что, с целью повышения быстродействия, первый и второй выходы второго блока формирования адреса подключены 1п соответственно к axohy чтения-записи и адресному входу третьего блока памяти результатов, выход которого является третьим информационным выходом устройства, входом задания шага дис- 15 кретизации которого является информационный вход первого блока формирования адреса, второй выход которого подключен к информационному входу второго блока формирования адреса, 2р первый выход блока синхронизации подключен к первому тактовому входу вычислительного блока и входу синхронизации первого блока формирования адреса, второй, третий и четвертый 25 выходы блока синхронизации подключены соответственно к второму, третьему и. четвертому тактовым входам вычислительного блока, пятый выход блока синхронизации подключен к пятому так- 3р товому входу вычислительного блока и входу разрешения приема первого блока формирования адреса, установочный вход которого соединен с входом останова блока синхронизации, шестым тактовым входом вычислительного блока и подключен к первому выходу второго блока формирования адреса, шестой выход блока синхронизации подключен к входу чтения-записи блока па- 4р мяти операндов, первый, второй и третий информационные выходы вычислительного блока подключены к информационным входам соответственно первого, второго и третьего блоков памяти ре- 4> эультатов.

2. Устройство по и, 1, о т л ич а ю щ е е с я тем, что вычислительный блок содержит накапливающий сумматор, два накапливающих сумматора-вычитателя, счетчик, четыре регистра и три делителя, выходы накапливающего сумматора, первого и второго накапливающих сумматоров-вычитателей подключены к информационным входам соответственно первого, второго и третьего регистров, выходы которых подключены к первым входам соответственно первого, второго и третьего

37 6 делителей, вторые входы которых подключены к выходу четвертого регистра, информационный вход которого подключен к информационному выходу счетчика, информационные входы накапливающего сумматора, первого и второго накапливающих сумматоров-вычитателей соединены между собой и являются информационным входом блока, вход синхронизации накапливающего сумматора, входы синхронизации суммы и разности первого накапливающего сумматора-вычитателя и вход синхронизации суммы второго накапливающего сумматора-вычи тателя являются соответственно первым. вторым, третьим и четвертым тактовыми входами блока, пятым тактовым входом которого являются соединенные между собой вход синхронизации разности второго накапливающего сумматора-вычитателя, счетный вход счетчика и тактовые входы первого, второго, третьего и четвертого регистров, входы синхронизации первого, второго и третьего делителей соединены с установочными входами счетчика, накапливающего сумматора, первого, второго накапливающих сумматоров-вычитателей и являются шестым тактовым входом бло„ка, первым, вторым и третьим информационными выходами которого являются выходы соответственно первого, второго и третьего делителей.

3. Устройство по и. 1, о т и ич а ю щ е е с я тем, что первый блок формирования адреса содержит вычитающий счетчик, элемент ИЛИ и накапливающий сумматор, информационный вход которого поразрядно соединен с соответствующими входами элемента KIH u подключен к информационному выходу счетчика, установочный вход которого является информационным входом блока, входами синхронизации и разрешения приема которого являются соответственно вход синхронизации и вход разрешения приема накапливающего сумматора, установочный вход которого соединен со счетным входом вычитающего счетчика и является установочным входом блока, первым и вторым выходами которого являются выходы соответственно элемента ИЛИ накапливающего сумматора.

„4. Устройство по п. 1, о т л ич а ю щ е е с я тем, что второй блок формирования адреса содержит элемент

ИЛИ, счетчик адреса и уэел сравнения, 1 13979 выход которого подключен к первому входу элемента ИЛИ и счетному входу счетчика адреса, установочный вход которого соединен с вторым входом эле5 мента ИЛИ и является установочным входом блока, информационным входом

37 8 которого является первый вход узла сравнения, второй вход которого является входом задания константы блока, первым и вторым выходами которого яв" ляются соответственно выход элемента

ИПИ и информационный выход счетчика.

1 397937

Составитель А. Баранов

Редактор Е.Папп Техред Л.Сердюкова Корректор О. Кравцова

Заказ 260I/49 Тирах 704

Подписное

ВНИИПИ Государственного комитета СССР! по делам изобретений и открытий

113035, Москва, Ж-ЗЪ, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Про ктная, 4