Многоканальный цифровой коррелятор

Многоканальный цифровой коррелятор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике. Целью изобретения является расширение частотного диапазона исследуемых сигналов. Коррелятор содержит блок 1 синхронизации, узлы формирования кодч приращений 2 и 2, шифраторы 3, 3,, группу регистров 4 I - 4, группу триггеров , сумматоры 6, 6, регистр 7, блоки о ti4i сдвига кодов, группу коммутаторов 9i-9p, накапливающие сумматори lOo-lOf,. Б корреляторе применены узлы формирования кода приращений с показательной системой кодирования приращений , лри этом ординаты корреляционной функции вычисляются параллельно . 1 йл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1397938 А1 (51)4 G 06 Р 15/336

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2I) 3861642/24-24 (22) 22.02.85 (46) 23,05.88. Бюл. М - 19 (71) Институт кибернетики им. B,М. Глушкова (72) В.П. Боюн и А.Н. Головин (53) 681.32(088.8) (56) Авторское свидетельство СССР

В 1 179368, кл . G 06,F 15 /336, 1 985 .

Авторское свидетельство СССР

11 1292006, кл. G 06 F 15/336, 1985. (54 ) МНОГОКАНАЛЬНЫЙ ЦИФРОВОЙ КОР Р ЕЛЯ70Р (57) Изобретение относится к вычислительной технике. Целью изобретения является расширение частотного диапазона исследуемых сигналов. Коррелятор содержит блок 1 синхронизации, узлы формирования кода приращений 21 и 2, шифраторы 3, 3, группу регистров 4, — 4» группу триггеров 5,-5„, сумматоры 61, 6, регистр 7, блоки

8 -8 „,, сдвига кодов, группу коммут»торов 91-9„, накапливающие сумматоры

10 -10„. В корреляторе применены ysлы формирования кода приращений с показательной системой кодирования приращений, при этом ординаты корреляционной функции вычисляются параллельно. 1 ил.

1397938

Изобретение относится к вычислительной технике, предназначено для оперативного определения корреляционных функций случайных процессов в реальном времени и может быть использо5 вано в автоматике, биологии, медицине и других областях науки и техники.

Цель изобретения " расширение частотного диапазона исследуемого сигна- !О

1 ла.

На чертеже приведена структурная схема коррелятора.

Коррелятор содержит блок 1 синхронизации, узлы 2, и 22 формирования кода приращений, шифраторы 3 и 3>, группу регистров 4,-4„, группу триггеров 5, -5 „, сумматоры 6 и 62, регистр 7, блоки 8 -8 „,„сдвига кодов, группу коммутаторов 9,-9„, накап-20 ливающие сумматоры 10 -1О„, информационные входы 11 и 12, вход !3 запуска, выход 14, выход 15 сигнализации окончания вычислений.

Коррелятор работает следующим об- 25 разом.

По сигналу, поступающему на вход !3 запуска устройства, осуществляется запуск блока 1 синхронизации, установка в исходное состояние первого 2, и 30 второго 22 узлов, регистров 4„-4„, регистра 7, накапливающих сумматоров

10 р-10 „и триггеров 5, -5 „.

С выхода узлов 2, и 2 снимается текущее H> IeHHe сигналон х(с ) и

y(t) в дополнительном коде.

Если значение приращения ау. по1 ложительное, т.е. на знаковом выходе приращений узла 2 "0", то код с выхода узла 2,, поступающий через блок 40

8 „, сдвига кода на второй вход первого сумматора 6, со сдвигом на р 2 ! разрядов в сторону младших разрядов,, суммируется со значением, поступающим с выхода регистра 7 и равным 45 произведению предыдущих отсчетов сигналов x(t ) и y(t ). Значение р 2, определяется величиной приращения входного сигнала на выходе кода приращений второго узла 2 Ь -м такте рабо1

50 ты устройства и численно равно номеру разряда, содержащего "1" в коде приращений сигнала y(t,) . Если же прирашение Ду, отрицательное, т.е. на выходе знака кода приращений узла

2 2 "1", то код с выхода узла 2,, поступающий на второй вход первого сумматора 6, со сдвигом на р >, раэрядон н сторону младших разрядон, нычитается из значения, поступающего с ныхода регистра 7. Управление режимами "Суммирование" н "Вычитание" на первом сумматоре-вычитателе 6

1 осуществляется сигналом с ныхода знака кода приращений второго узла 2

На втором сумматоре 6 2 выполняются сложение (если сигнал на ныходе знака кода приращений первого узла

2, равен "0") результата с выхода первого сумматора 6, и кода у„ текущего значения сигнала y(t), сдвинутого на р,; разрядов н сторону младших разрядов, или вычитание (если сигнал на выходе знака кода приращений первого узла 2, равен "1")кода у, текущего значения сигнала y(t), сдвинутого на р,; . разрядов в сторону младших разрядов иэ результата с выхода первого сумматора 6 „ . !Значение р,. определяется величиной прип

1, ращения входного сигнала на выходе кода приращений первого узла 2, в

i-м такте работы устройства и численно равно номеру разряда, содержащего

"1" н коде приращения сигнала x(t).

Результат с выхода второго сумматора 62 поступает в регистр 7 и далее н накапливающий сумматор 10 о, где

IIo достижению заданного ч сла отсчетов получается значение хру .

=1

В течение N тактов работы устройстна на первом 6 и втором 62 сумматорах и регистре 7 осуществляется вычисление произведения отсчетов сигналов x(t) и y(t ) и их накопление на накапливающем сумматоре 10 . В результате этого н N — м такте н накапливающем сумматоре 10р образуется сумма, равная . хмур. В течение (в1 этого времени зйачение единичного сигнала с инверсных выходов триггеров 5,-5„, поступающее на второй управляющий вход коммутаторов 9,-9„, разрешает коммутацию выходов регистров 4,-4 „ с входами накапливающих сумматоров 101-10„. К этому нремени

I-a накапливающем сумматоре 1О „бу4-1 дет накоплена сумма K ax р у, на

6+1 Р накапливающем сумматоре 102 н-г ь х 1,2у1, на сУмматоре 10

:1

В-3 х )+3 y(II=1

В (N+1)-м такте работы появляется сигнал на первом выходе блока 1 син1397 хронизации, который в (N+2)-м такте, пройдя через триггер 5,, коммутирует выход накапливающего сумматора 10 о с входом накапливающего сумматора 10, и запирает вход накапливающего сум—

5 матора 10р. В этом же такте в накапливающем сумматоре 10, образуется сумма и и н

E хру +с дх у+фу(. х у е- i е= " c=i

В (N+3i-м такте единичный сигнал с прямого выхода триггера 51 поступает на первый управляющий вход коммутатора 91 и данные иэ накапливающего сумматора I Oc поступают в накапливающий сумматор 101, образуя сумму и

:С х у,и т.д. (, 0+?

В этом же такте происходит эапира — 0 ние входа накапливающего сумматора

1О„ и т.д.

В (N+I+n)-м такте в сумматоре 10 „ образуется сумма .Г х у, проис1! !Фь ходит запирание входа накапливающего сумматора 10„», и на выход 15 посту— пает сигнал, свидетельствующий об окончании вычисления ординат корреляционной функции Н(К ) при всех К

O,п. Данные с выхода 14 необходимо снимать со сдвигом íà (log N) разря1 дов в сторону мпадших разрядов. формула изобретения 35

Многоканальный цифровой коррелятор, содержащий два узла формирования кода приращений, два сумматора, накапливающий сумматор, блок синхрониэа- 40 ции, регистр, группу регистров и И каналов, каждый иэ которых содержит триггер, коммутатор и накапливающий сумматор, причем информационные входы первого и второго узлов формирова- 45 ния кода приращений являются первым и вторым информационными входами коррелятора соответственно, вход запуска блока синхронизации соединен с входами начальной установки узлов фор- 50 мирования кода приращений и является входом запуска коррелятора, выход первого сумматора соединен с первым информационным входом второго сумматора, выход которого соединен с информационным входом регистра, выход которого соединен с информационным входом накапливающего сумматора и .первым информационным входом первого

938 4 сумматора, вход разрешения работы накапливающего сумматора соединен с первым выходом блока синхронизации, второй выход которого соединен с тактовыми входами узлов формирования кодов приращений и входом разрешения работы второго узла формирования кода приращений, третий выход блока синхронизации соединен с вхбдами pasрешения работы первого узла формирования кода приращений, входы начальной установки триггера и накапливающих сумматоров всех каналов соединены с одноименными входами регистров

t группы и подключены к входу запуска коррелятора, первый выход блока синхронизации соединен со счетным входом триггера первого канала, счетный вход триггера каждого последующего канала соединен с прямым выходом триггера и с первым управляющим входом коммутатора предыдущего канала, тактовые входы триггера и накапливающих сумматоров всех каналов соединены с одноименными входами регистров группы, реГистра и накапливающего сумматора и подключены к второму выходу блока синхронизации, инверсный выход триггера каждого канала соединен с вторым управляющим входом коммутатора своего канала, выход каждого регистра группы соединен с информационным входом последующего регистра группы, информационный вход первого регистра группы соединен с выходом дополнительного кода второго узла формирования кода приращений, выход знака кода приращения которого соедн нен с входом разрешения работы первого сумматора, выход знака кода приращения первого узла формирования кода приращений соединен с входом разрешения работы второго сумматора и входом задания режима работы накапливающего сумматора каждого канала, выход ком-, мутатора каждого канала соединен с информационным входом накапливающего сумматора своего канала, выход накапливающего сумматора каждого канала соединен с первым информационным входом коммутатора последующего канала, выходы накапливающих сумматоров всех каналов и выход накапливающего сумматора являются выходами значений соответствующих ординат корреляционной функции коррелятора, выход накапливающего сумматора соединен с первым информационным входом

Составитель В. Орлов

Техред JI.Ñåðäþêîâà

Редактор Е. Папп

Корректор О. Кравцова

Заказ 2601/49

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35Ä Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4

5 13979 коммутатора первого канала, прямой выход триггера последнего канала является выходом сигнализации окончания вычислений коррелятора вход saЭ

5 дания режима работы накапливающего сумматора соединен с шиной нулевого потенциала, отличающийся тем, что, с целЬю расширения частотного диапазона, в коррелятор введены два блока сдвига Йодов, rpynna блоков сдвига кодов, первый и второй шифраторы, входы первого и второго шифраторов соединены с выходами кода приращений соответствующих узлов 15 формиров анин кода приращений, выход дополнительного кода первого узла формирования кода приращений соединен с информационным входом первого блока сдвига кодов, управляющий вход кото38 6 рого соединен с выходом второго шифратора, выход дополнительного кода второго узла формирования кода приращений соединен с информационным входом второго блока сдвига кодов, управляющий вход которого соединен с управляющими входами блоков сдвига кодов группы и подключен к выходу первого шифратора, выходы регистров группы соединены с информационными входами блоков сдвига кодов группы, выходы первого и второго блоков сдвигов кода соединены соответственно с вторыми входами первого и второго сумматоров, выходы блоков сдвига кодов группы соединены с вторыми информационными входами соответствующих коммутаторов группы.