Устройство для двоичного деления

Устройство для двоичного деления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычисли тельной технике и может быть использо вано в арифметических устройствах быстродействующих ЭВМ, Целью изобрете кия является повьшение быстродейст ВИЯ. Поставленная цель достигается тем, что устройство для двоичного деления, содержащее регистр 2 делителя , регистр 3 остатка, блок 4 коммутации кратных, сумматор 8 остатка, формирователь 9 усеченного остатка, блоки 10, 11 сравнения, дешифратор 12 выбора кратного, регистр 13 сиг налов выбора кратного, формирователь li частного и регистр 15 частного, содержит регистр 16 усеченного кратного , формирователь 17 усеченных KpHTiu-ix, формирователь 18 приближенного знака, блоки 19,20 суммирования пробных кратных и коммутатор 2 усекратных с соответствующими связями. 4 з.п. , 12 ил., 1 табл. О «

1399727

Изобретен!!е относится к вычислительной технике и предназначено для двоичного деления чисел без восстапов" лепил остатка.

Цель изобретения — повьш1ение быст " родействия „стройств а

1!а фиг. 1 представлена схема устройства дпя двоичного делен!!я; на фиг.2 - схема формирователя усеченного ОСтатка Для случая К-3 (1< — коли 1ество формируемых разрядов частного); на 11иг.3 — схемы первого и второго блоков суммирования пробных кратных дпл случая K-3; на фиг.4схема сумматора пробных крат1ьь1х Дпя случая К-3., на фиг.5 - схема формиро-! ;

В ателя пр11ближеннОГО 3 пака Для случ!1я 1<-3; на фнг.б — схемы первого и Вто- 20 ( рого блоков сравнения для случая 1<-3; па фиг.7 - схема сравнения для случая

К-3; на фиг.8 — схема деш!1фратора вы= бора кратного для случая К-3; на фиг.9 — схема разряда коммутатора 25 усеченных кратных для случая -3; . на фпг. 10 - схема формирователя част( ного дли случал К-3; на фиг.11 схема формирователя усеченных крат."

1я;1х для случая I<-3. На фиг. 12—

Времен!я!е диаграммы тактовь1х входов цпя спущая 1< 3 °

УСТРОйе I."IIO P FI ДВОИЧНОГО !PIC:ННЯ (ф!1г. I j содержит информационный вход

1 устройства, регистр 2 делителя„ регистр 3 остатка, блок 4 коммута1 ции Kp BTII Ix упр авлл1ЯЦий вход 5 бло ка 4 коммутации кратных, первый нпфор ь1Рл<ио Н1ьый Вход 6 блОка 4 кОммутацип кратных,, второй информацион- с10 пый вход 7 блока 4 коммутации кратных, сумматор Й остатка, формирователь 9 усеченного остатка, первь1й 10 и второй 11 блоки сравнения, дешиАратор 12 Выбора кратного, регистр

1 3 сигlIQlIOI! Выбор а кра IIoI Î, форм11рОватель 4 частного, регистр 15 частного, регистр 16 усеченного кратно-, го, формирователь 17 у сече1пьых кр атных, формирователь 18 приближеннзго знака, первый 19 и второй 20 блоки суммирования пробных кратных„ коммутатор 21 усеченных кратных, вход 22 сипхронизаци! устройства, выход 23 устройства, выход 24 регистра 13 сигналов выбора кратного, выход 25 разрядов регистра 13 сигналов выбора кратного, выход 26 регистра 2 де"лит еля, ВыхОд 27 старших р Q9pllpoв регистра 2 делителя, выход 28 регистра 3 остатка, выход 29 старших разрядов ре1истра 3 остатка, первый выход

30 блока 4 коммутации кратных, второй выход 31 блока 4 коммутации кратных, выход 32 знака сумматора 8 остатка, выход 33 сумин сумматора 8 остатка, выход 34 формирователя 14 частного, выход 35 регистра 16 усеченного кратного, первый выход 36 фор1а1рователя усеченных кратных, второй выход 37 формирователя 17 усеченных кратных, третий выход 38 формирователя 17 усеченных кратных, выход 39 формирователя 18 приближенного знака, выход 40 блока 19 суммирования пробных кратных, выход 41 блока ?О суммирования пробных кратных, выход 42 остатка формирователя 9 усеченногO ос-=,тка, выход 43 псрен са формироват:ля 9 усе= ченного остатка, первый выход 44 блока !0 сравнения, второй выход 45 блока 10 сравнения, первый 46 и второй

47 выходы блока ll сравнения, выход

48 коммутатор ; 21 усеченных кратных, выход 49 дешифратор а 12 выбор а кратного, а также первь|й 50, второй 51, третий 5.". и четвертый 53 тактовые входы устройства„

Формирователь 9 усеченного остатка (фиг. 2) образу1т элементы ИСКЛЮЧА

1ОЦ1ЕЕ ИЛИ 54-56, элемент И 57, элеменгы И-ИЛИ 58-60, элемент ИСКЛЮЧАЮ1ГЕЕ

11Л!1. 61, элемент И 62, элементы ИИЛИ 63-.65 11 элементы ИСКЛ!ОЧА1ОЦ1ЕЕ

ИЛИ 66 и 6?.

Блоки 19 и 20 суммирования пробных кратных (фиг. 3> состоят из группы сумматоров 68„-68з пробных кратных

Сумматор 68 пробных кратных содержит элементы И-ИЛИ 69=75.

Формирователь 18 приближенного знака (фиг.5) вкл1очает элементы

ИСКЛ!ОЧА10ШЕЕ ИЛИ 76 и 77, элементы

И 78 и 79, элемент ИСКЛЮЧАЛ!ЕЕ И!И

80, элемент И 81, элемент ИСКЛ1ОЧАЮЩЕЕ ИЛИ 82, элемент И 83, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 84, элемент И 85, "-лемент ИСКЛ111ЧА101ОЕЕ ИЛИ 86, элемент

И 87, элемент И-ИЗП1 88, элемент ИСКЛЮЧАЮЦ!ЕЕ ИЛИ 89, элемент И 90, элемент

ИСКП1ОЧАЮИЕЕ ИЛИ 91, элементы И-ИЛИ

92-94, элемент И 95, элементы И-ИЛИ

96 и 97.

Блоки 10 и 11 сравнения (фиг.б) ! содержат группы схем 98,-98 сравнения

1 399727 из трех схем 92 сравне|а|я блока 10 (и блока 11) имеет выходы "Вольше", "Равно" и "Меньше", объединенные в общ||й выход. Группы выходов 45 блока 10 и 47 блока 11 поступа|от соответственно на управ|ииощие входы к| ммутатора 21 усеченных кратных (фиг.9), па ш|формационный вход кот рого поступают усечен|п|е кратныь, с выхода. 36 формирователя 17. На вхоЩ дешифратора 12 поступают группа вью|ходов 44 блока 10 и группа выходов 46 блока 11 соответственно, необходимые дпя формирования сигналов 15 уйравлепия выбором кратного (фиг.8, т4блица). Одновременно в формироват |е 18 приближенного знака по старш|м разрядам двухрядного кода остатк R;, 11Y1 формируются сигналы поло- 20 жжтельного ЗН+ и отрицательного ЗНэ||акоп остатка, которые поступая на в |оды коммутатора 21 и дешифратора

12, управляют выбором результатов условного анализ а. Если приближенный 2Б знак остатка положителен (ЗН+ = 1) тО выбирается результат отрицательноI го (блок 11) ана||изя, если приближен-. ий знак отрицателен (ЗН- = 1), то в бирается результат положительного 30 (Ьлок 10) анализа, если равен нул|о (|г. е. неонределенный), то результаты обоих анализов блокпруются (ЗН+ =

311- = О), что соответствует выдаче нулевого кратного делителя. Вследствие т|зго, что знаковые разряды не участву"юг в анализе, возможен случай, при котором результат анализа оказывается певер||ым. Это может произойти, когда йцачение остатка близко к -1, а усечен||ый остаток при 1(-3 имеет вид

"i0.1111". В этом случае необходимое значение кратного делителя (+7/8) формируется с помощью знаковых разрядов - S>2 и S 2 (фиг.8, 9 и 5). (:коммутированное по результатам анализа для следующей итерации усеченное кратное делителя записывается и регистр 16„а сигналы управления выбором кратного переписываются в регистр 13.

Вычисленный остаток R с выхода сумматора 8 записывается и регистр

3, а знак остатка с выхода 32 сумматора 8 подается в формирователь

14. Вырабатываемые в формирователе

14 очередные три бита частного (фиг. 10, таблица) записываются в хвостовые разряды регистра 15, на

ыод разрешения сдвига информации которого подается сигнал с тактового входа 53.

По окончании итерационного процесса (через n/3 тактов) происходит обнуление управляющих сигналов на тактовых входах 50 и 53. Прием информации на регистры 2,3,13,15 и 16 прекращается на выходе 23 устройства формируется частное.

Таким образом, в предлагаемом . стройстве за шесть логических уровней элементов типа ЗИ-4ИЛИ/ЗИ-4ИЛИНЕ формируются три бита частного.

Формул а из о брет ения

1. Устройство для двоичного деления, содержащее регистр сигналов выбора кратного, регистр делителя, регистр остатка, блок коммутации крат пых, сумматор остатка, формирователь усеченного остатка, первый и второй блоки сравнения, дешифратор выбора кратного, фор|:рователь частного, регистр частного, причем информацион ьп| вход устройства подключен к информационному входу регистра делителя, управляюнв|й вход и первый, второй информационные входы блока коммутации кратных подключены к выходам регистра сигналов выбора кратного, регистра делителя и регистра остатка соответственно, первый и второй выходы блока коммутации кратных подключены соответственно к входам первого и второго слагаемых сумматора остатка, выход знака которого подключен к первому информационному входу формирователя частного, выход суммы сумматора остатка подключен к первому информационному входу регистра остатка, выход формирователя частного подключен к информационному входу регистра частного, выход которого является выходом устройства, первый вход формирователя усеченного остаткa подключен к выходу старших разрядов регистра остатка, выход остатка формирователя усеченного остатка подключен к первым входам первого и второго блоков сравнения, первые выход| которых подключены соответственно к первому и второму информационным входам дешифратора выбора кратного, выход которого подключен к информа,! ционному входу регистра сигналов ны-< бора кратного, выход разрядов котоходы первых и второго блоков суммирования пробных кратных подключены соответственно к вторым входам первого и второго блоков сравнения, первый и второй управляющие входы коммутатора усеченных кратных подключены к вторым выходам первого и второго блоков сравнения соответственно. ыход формирователя приближенного знака подключен к входу разрешения дешифратора выбора кратного и к третьему управляющему входу коммутатора усеченных кратных, выход которого соединен с информационным входом регистра усеченных кратного, вход разрешения приема которого соединен с входом разрешения приема регистра сигналов выбора кратного и с первым тактовым входом устройства, второй тактовый вход которого соединен с четвертым управляющим входом коммутатора усеченных кратных и с входом установки дешифратора выбора кратного, вход синхронизации устройства соединен с входом синхронизации регистра усеченного кратного.

2. Устройство по п.1, о т л и ч а ю щ е е с я теч, что формирователь приближенного знака содержит восемь элементов ИСКЛЮЧАЮЩЕЕ IUIH, восемь элементов И и шесть элементов И-ИЛИ, причем входы разрядов с первого по седьмой первого входа формирователя приближенного знака соединены соответственно с первыми входами элементов ИСКЛМЧАИЩЕЕ ИЛИ с первого по шестой и с первым входом первой группы первого элемента И-1!ЛИ, первые входы элементов И с первого по шестой соединены соответственно с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с второго по шестой и с первым входом первой группы первого элемента

И-ИЛИ, второй вход первой группы и первый вход второй группы которого соединены соответственно с первыми входами пятого и шестого элементов И,входы разрядов с первого по седьмой второго входа формирователя приближенного знака соединены соответственно с входами элементов ИСКЛЮЧАВШЕЕ ИЛИ с первого по шестой и с третьим входом первой группы первого элемента И-ИЛИ, вторые входы элементов И с первого по шестой соединены соответственно с вторыми входами элементов ИСК|ПОЧАИЦЕЕ

ИЛИ с второго по шестой и с третьим входом первой группы первого элемента

7 1399 72 7 рого подключен к второму информационному входу формирователя частного, вход синхронизации устройства подключен к входам синхронизации ре5 гистра делителя, регистра остатка, регистра сигналов выбора кратного, регистра частного и формирователя частного, первый тактовый вход устройства соединен с входом разрешения 10 приема регистра остатка и с входом разрешения приема формирователя частного, второй тактовый вход устройства соединен с входом задания направления приема регистра остатка, 15 третий тактовый вход устройства соединен с входом разрешения приема регистра делителя, четвертый тактовый вход устройства соединен с входом разрешения приема регистра 20 частного, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены регистр усеченного кратного, формирователь усеченных кратных, формирователь приближенного знака, первый и вто рой блоки суммирования пробных кратных, . коммутатор усеченных кратных, причем информационный вход устройства подключен к второму информационному вхо- 30 ду регистра остатка, выход старших разрядов которого соединен с первым входом формирователя приближенного знака, второй вход которого соединен с выходом регистра усеченных кратных, выход старших разрядов регистра делителя подключен к входу формирователя усеченных кратных, первый выход которого подключен к информационному входу коммутатора усеченных кратных, 40 второй и третий выходы формирователя усеченных кратных соединены соответственно с входами первых слагаемых первого и второго блоков суммирования

Лробных кратных, входы вторых слагаемых 45 которых объединены и соединены с выходом старших разрядов регистра остатка, выход регистра усеченного кратного соединен с входами третьих слагаемых первого и второго блоков 50 суммирования пробных кратных, с вторым входом формирователя усеченного остатка, выход переноса которого соединен с входами четвертых слагаемлх -первого и второго блоков сумми-, рования пробных кратных, входы пятых слагаежпс которых соединены соответственно с третьим и вторым выходами формирователя усеченных кратных, вы9 1399727 1О

ЗБ

|| 0

И ИЛИ, второй и третий входы второй группы которого соединены саответ ственно с вторыми входами пятого и ш6стога элементов И, выходы первых элементов ИСКЛ10ЧАЮЩЕЕ ИЛИ и И сое" дйнены соответственно с первым и вторым входами седьмого элемента

ИСКЛЮЧАЮЩЕЕ И11И, выход второго элемента ИСКЛОЧАНЯЕЕ ИЛИ соединен с . 10 первыми входами седьмого элемента И и восьмого элемента ИСКЛЮЧА10ЩЕЕ ИЛИ, в гарые входы которых объединены и соединены с выходом второго элемент|а П, первые входы первой, второй,. 15 третьей и четвертой групп второго э емента И-ИЛИ соединены сс ответстT венна с инверсным и прямым выходами етьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, инверсным и прямым выходами четвер. 20 ага элемента ИСКЛ1ОЧАЮЩ1.Е 11ЛИ, вто-! рые входы первой, второй, третьей четвертой групп второго элемепта

И-ИЛИ соединены соответственно с ин 1ерсныл1 и прямым выходами третьего элемента И, с инверсным и прямым выходами четвертого элемента И, первые входы первой, второй, трет .| ей и четвертой групп третьего элемента И—

11ЛИ соединены соответственно с инверсным и прямым выходами пятога флеие т. ИСЯПОЧА10ЩЕЕ ИЛИ, с инверс "

1 :1м и прямым выходами шестого зле. 1ента 11СКЛ10ЧАЮ111ЕЕ ИЛ11, вторые входы

Первой,:, второй, третьей и четвертой

Групп третьего элемента И-ИЛИ соедин".Ны | аогветственпа с инверсным и прямым выходами пятога элемента И, о

Инверсным и прямым выходами шестога элемента И, прямой выход третьего элемента 11СКЛ1ОЧА10ЩЕЕ ИЛИ соединен с первымп вхоцал|и первой, второй, трет",ей и четвертой групп четвертого элемента 11-ИЛИ, вторые входы второй, третьей и ЧBTвертой 1 рупп которого объедчнень; н соединены с прялгым вы ходам четвертага элемента 1".СКЛ10ЧАЮЩЕЕ ИЛИ, прямой выход пятого элемента ИСКЛ10ЧАКЩЕЕ ИЛ11,соединен с третьимп входами. третьей и четвертой групп („g четвертога элел(апта И-ИЛИ, второй вход первой группы, третий вход второй группы. четвертые входы третьей и четвертой групп которого соединены соответственна с прял|ылги выхода-:-5 ми третьего, четвертого и пятого элементов И и с, выходам первого элемента

И-111П1, первый, второй и третий входы восьмого элемента И соединены соответственна с инверсными выходами седьмого элемента ИСКЛ10ЧАЮЩЕЕ ИЛИ, второго и третьего элементов И-ИЛИ, первые входы первой, второй, третьей и четвертой групп пятого элемента

И-ИЛИ соединены соответственно с пря мым вьгходом восьмого элемента ИСКЛ10ЧА10ЩЕЕ ИЛИ, с инверсным и прямым выходами седьмого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, с прямым выходом седьмого элемента ИСКЛ1ОЧА10ЩЕЕ ИЛИ, инверсные выходы второго и третьего элементов

H-ИЛИ соединены соответственно с вторь м и третьим входами первой группы пятого элемента И-ИЛИ, второй и третий входы второй группы, вторые входы третьей и четвертой групп которого соединены соответственно с инверсными выходами восьмого элемента ИСКЛ10ЧАЮЩЕЕ ИЛИ и седьмого элемента И, с прямыми выходами восьмого элемента. ИСКЛЮЧА1ОЩЕЕ ИЛИ и седьмого элемента И, инверсные выходы седьмого и восьмого элементов ИСКЛВЧАЮЩЕЕ ИЛИ и седьмого эле|4епта И саединеEIы соответственно с входами первой группы шестога эчемента И-KITH, первые входы второй и третьей групп которого объединены и соединены с прямым выходом седьмого элемента ИСКЛ10ЧАЮЩЕЕ

11ЛИ, прямые выходы восьмого элемента

ИСЯЛЮЧА10ЩЕЕ ИЛИ и седьмого элемента

И соединены соответственно с вторымп входами второй и третьей групп шестого элемента И-ИЛИ, третий вход второй группы которого объединен с третьим входом третьей группы пятого элемента И-ИЛИ и соединен с выходом четвертого элемента И-ИЛИ, инверсный и прямой выходы восьмого элемента И,ин-. версный выход пятого и выход шестого элементов И-ИЛИ являются соответственно первым, вторым, третьим и четвертым разрядами выхода Формирователя приближенного знака.

3. Устройство по п.1, о т л и ч а ю щ е е с я тем, что первый блок ср авнения содержит три схемы ср авнения, причем первый вход блока сравнения соединен с первыми входами первой, второй и третьей схем сравнения, вторые входы которых соединены соответственно с входами разрядов второго входа блока сравнения, выходы пБольше

"Равно" и "Меньше" первой схемы сравнения, выходы "Больше", "Равно" и Меньше", второй схемы сравнения, вы ходы "Больше", "Равна" и "Меньше"

l gQ j2 фры стго аще дше тно

211

I l0

110 третьей схемы сравнения являются вторым выходом первого блок- срав ;;; ния, прямой и инверсный выходы Равно" выход "Меньше" первой схемы срав" .

Ф и и . 5 кения, выход "Больше", инверсный вь; ход "Равно" второй схемы сравнения, 11 41 прямой и инверсный выходы Равно, прямой и инверсный выходы "Меньше" третьей схемы сравнения являются пер- 10 вым выходом первого блока сравнения.

4. Устройство по п.l, о т л и ч аю щ е е с я тем, что второй блок сравнения содержит три схемы сравнения, причем первый вход блока сравнения соединен с первыми входами первой, второй и третьей схем сравнения, вторые входы которых соединены соответственно с входами разрядов второго входа блока сравнения, выходы рО

"Больше", "Равно" и "Меньше" первой схемы сравнения, выходы "Больше", "Равно" и "Меньше" второй схемы сравнения, выходы "Больше", "Равно" и

"Меньше" третьей схемы сравнения яв- 25 ляются вторым выходом второго блока сравнения, прямой и инверсный выходы "Больше", прямой и инверсный выходы "Равно" первой схемы сравнения, выход ."Больше", инверсный выход 30

"Равно" второй схемы сравнения, прямой и инверсный выходы "Больше", прямой и инверсный выходы "Равно" третьей схемы сравнения подключены к первому выходу второго блока сравнения.

5, Устройство по пп.1„ Э и 4, о т л и ч а ю щ е е с я тем, что схема сравнения содержит девять элементов И, четыре элемента ИСКЛЮ- 40

ЧАЮЩЕЕ ИЛИ и два элемента И-ИЛИ, причем входы разрядов с первого по восьмой первого входа схемы сравнения соединены соответственно с первыми входами элементов И с первого по восьмой, вторые входы которых соединены соответственно с входами

7 1 2

p"::;";> .дов с пе1..воrn но восьмой вто.. ого входа схемы сравнения, первые входы элементов ИСК!ПОЧАЮ221ЕЕ И 2И с первого по четвертый соединены соответственно с первыми входами первого, третьего, пятого и .седьмого элементов И, вторые входы которы;:. соединены соответственно с вторыми входа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с пгрвоги по четвертый, выходы первого и второго элементов И соединены соответственно с первыми входами первой группы первого и второго элементов И-ИЛИ, первые входы вторых, третьих и четвертых групп которых объединены, соединены с первым входом девятого элемента И и с выходом первого элемента

ИСКЛЮЧА1ОЩЕЕ " |ЛИ, вторые входы, третьих и четвер|ых групп первого и второго элементов И-ИЛИ объедине;-ы, соединены " вторым входом девятого элемента И и с выходом второго элемента

ИСК ПОЧАЮЩЕЕ ИЛИ, выход тре; üåãî элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с третьими входами четвертых груп.-. первого и второго элементов И-ИЛИ и с третьим входом девятого элемента И,, -|етвертый вход которого соединен с выходом четвертого элемента ИСКЛ2ОЧАЮЩЕЕ ИПИ, второй вход второй группы, третий вход третьей группы и четвер-: тый вход четвертой группы перього элемента И-ИЛИ соединены соответственно с выходами третьего, пятого и седьмого элементов И, второй вход второй группы, третий вход третьей группы и четвертый вход четвертой группы второго элемента И-ИЛИ соединены "îîòâåòñòâåííî с ьь.ходами четвертого, шестого и восьмого элеменTGB И, прямой и инверсный выходы первого элемента И-ИЛИ, прямой и инверсный выходы девятого элемента И, прямой и инверсный выходы второго элемента И-И2% являются разрядами выхода схемы "равнения.

i 399727

Продолжение таблицы

101

101

1 100 м 4/8Q

О 100

1 011

",;3/822

О!1

010

-!/8D

001

000

000 11 2

110

3/8В

110

101

100

01!

011

5/822

0I0

010

6/BD

001

7/sn

О

0

010, 001

001

000

139972?

1399727

l 399727

C+4r74i) ! 399727

i 3 .) 9 / 2 7

1399727 зяб Рю8

1 "99727

1"

1 фф

° ю ., е r.с мы

„фФ

М мюаюеав а ва

Wij, !

J ( .!

1

1..

Г I 399?2i

13997 27

ЮT sr

Составитель Л.Клюев

Редактор А,Огар Техред Л.Сердюкова Корректор М.Демчик

Заказ 2ббб/48 Тираж 704 Подписное

ВПИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4