Узловой процессор

Узловой процессор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть исполь - зовано при решении сеточных уравнений , к которым приводятся уравнения с частными производными второго порядка . Цель изобретени я - повышение быстродействия. Поставленная цепь достигается тем, что в узловой процесг сор, содержащий первый решающий блок 1, регистр 3 сдвига данных, блок 4 памяти коэффициентов и элемент И 5, введены второй решающий блок 1 и узел 2 связи. 1 з.п. ф-лы 2 ил.

СОЮЗ СОВЕТСНИ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

1 11 4 С 06 F 15/32

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙ (21) 4154634/24-24 (22) 01 .12.86 (46) 30.05.88. Бюл. У 20 (72) В.М. Любченко, Г,В. Майоров, Н.Н. Дейцева и И.И. Горшкова (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 982008, кл. G 06 F 15/32, 1982.

Авторское свидетельство СССР

У 1132295, кл. G 06 F 15/31, 1984.

„„SU„„1399763 (54) УЗЛОВОЙ, ПРОЦЕССОР (57) Изобретение относится к вычислительной технике и может быть исполь" зовано при решении сеточных уравнений, к которым приводятся уравнения с частными производными второго порядка. Цель изобретения — повышение быстродействия. Поставленная цель достигается тем, что в узловой процес сор, содержащий первый решающий блок

1, регистр 3 сдвига данных, блок 4 памяти коэффициентов и элемент И 5, введены второй решающий блок I и узел

Вязи е 1 s «Il å ф-лыу 2 иле

1399763

4, п2

Изобретение относится к вычислительной технике и предназначено для решения сеточных уравнений, к которьпк приводятся уравнения с частными производными второго порядка.

Цель изобретения — увеличение быстродействия.

На фиг.I изображена схема узлового процессора; на фиг.2 — схема блока управления °

Узловой процессор (фиг.1) содержит первый и второй решающие блоки 1, узел 2 свя.эи, регистр 3 сдвига на". чальных данных, блок 4 памяти коэффи- 15 циентов, элемент И 5 и блок б управления в сеточном процессоре.

Каждый решающий блок 1 включает два сдвигателя 7 и 8, с +1 элементов

И 9, где с — число соседних. узловых процессоров для данного узлового процессора, (с + 2)-й элемент И 10 и сумматор 1!.

Узел 2 связи состоит из элемента

И 12, триггера 13 и элемента 2И-ИЛИ 25

14, служащих для выдачи в течение определенного времени в соседние узло-" вые процессоры кода очередного младшего разряда решения.

ЗО

Сеточный процессор содержит сетку узловых процессоров и блок 6 управления.

Блок 6 управления (фиг.2) состоит из первого 15, второго 16 и третьего . 17 счетчиков, триггера 18, первого 19, второго 20, третьего 21 и четвертого 22 элементов И.

Сеточный процессор предназначен .для решения сеточных уравнений, к которым приводятся дифференциальные уравнения с частными производными второго порядка. Порядок решаемых се" точных уравнений не превьппает числа узловых точек сеточного процессора. 45

Узловые точки, например, плоского се" точного процессора располагаются is виде плоской равномерной сетки, между

l соседними узлами которой имеются; двухсторонние информационные связи.

В каждой узловой точке расположен узловой процессор, который вычисляет значение функции по формуле

Vjj 9i-i, " -i,j +Ч + 1 К;и j

-1,1- 1-1 1 \,1k(1,1+4 где К вЂ” коэффициент передачи;

1,j — значения координат узлового процессора; свободный член уравнения.

Вычислительный процесс носит итерационный характер и завершается, когда максимальное приращение искомой функции от итерации к итерации становится меньше заданной величины.

При решении практических задач, требующих большого количества узловых точек, с погрешностью, определяемой значением младшего разряда исходных данных, требуется оперировать с числами, разрядность которых превышает разрядность исходных данных.

Это объясняется тем, что в последовательных умножениях, когда результат прецыдущего умножения используется для получения следующего произведения, участвуют только старшие разряды произведений. Остальные младшие разряды произведений отбрасываются и в вычислениях не принимают участие, в результате чего быстро увеличивается погрешность вычислений. Для уменьшения погрешности вычислений необходимо увеличивать число разрядов сеточного процессора, однако при этом увеличивается время выполнения операции умножения, а следовательно, и время работы сеточного процессора.

В сеточном процессоре операции выполняются с 2а-разрядными числами и учитываются переносы, возникающие при сложении младших разрядов Зп-разрядных частичных сумм произведений. Для уменьшения времени вычисления сетка разделяется на два слоя путем введения в каждый узловой процессор второго решающего блока 1 и узла 2 связи между решающими блоками 1. В верхнем слое вычисляются о старших разрядов результата. В нижнем слое параллельно во времени вычисляются младшие разряды а разрядов 2а — разрядных результатов, которые складываются с результатами вычисления верхнего слоя сетки в следующей итерации. За счет распараллеливания во времени вычислений время одного порязрядного умножения 2а-разрядных чисел уменьшается в ы, раз, где где — время одного такта умножения. з,1399763

При подключении Ь слоев сетки вре-.

2 мя вычисления уменьшается в Ъ раэ.

Выполнение распараллеленного во времени умножения рассмотрим в тече- s ние двух итераций для двух трехраз5

Н рядных узловых процессоров, коэффици- д енты передачи между ними одинаковы и с равны К. В первом узловом процессоре вычисляется произведение С q» К: 10 ð

О,ц, <„.,<, О, К, К К З з К2 Ъ Кз

<р;К, с К, cp,К, 9К< Ч,К2 Кз

С, С, С, О, К< К Кэ

С6 К» Сб К2 С6 Кэ

С%К< С% К2 СУКЗ

С,К< С,К, С4К, О, С, С С

О, К, К, К, Су К Сэ К2 СВКэ

С, К

С, К, С<К2С< К

О, С, С2 С С4 С С С

Младшие разряды С4 С С6 произведения по мере их образования используются во втором узловом процессоре для вычисления частичной суммы произведения

D С ° Ê:

Во второй итерации в первом слое второго узлового процессора вычисляется произведение

I н к разрядам D4 D > D4 прибавляются

» « разряды D 4 D 5 D4, » полученные В перВОй итерации. В ре ультате получается » произведение D О, D,0 0 D4D D без. мявших разрядов D D

Узловой процессор работает следующим образом.

На регистр 3 и блок 4 поочередно аносятся коды исходной информации. а первый вход блока 6 управления выается последовательность тактовых игналов.

Вычислительный процесс в процессое осуществляется итерационно. В течейие каждой итерации определяется очередное более точное решение сеточной функции, код которой в конце итерации переписывается со сдвигателя7 на сдвигатель 8. Через элемент И 5 информация в конце итерации вь<дается, sa пределы процессора для контроля.

Если в выбранной узловой точке процессора приращение значения кода на

2О вторых выходах решающих блоков 1 становится меньше заданной величины, то решение прекращается путем блокировки выдачи тактовых сигналов на первый вход блока 6 управления. В течение

25 каждой итерации выполняется а циклов по определению очередного приближения решения. В каждом цикле за а тактов определяется очередная а-разрядная частичная сумма и затем за р тактов

Зр завершаются переносы и определяются старшие р разрядов частичной суммы.

Число р зависит от числа входов сумматора 11. Так, для числа входов сумматора ll не превышающего 8, р=3.

В блоке 6 управления формируются следующие сигналы.

С выхода элемента И 19 выдается в течение всего вычислительного процесса непрерывная серия сигналов сдвигов

40 на вход сдвигателя 7. С выхода эле-, мента И 20 вь<дается за один цикл итерации а сигналов сдвига на вход блока 4 памяти коэффициентов. С инверсного выхода триггера 18 по завершении

45 а сдВиГОВ В блОке 4 памяти коэффици-. ентов выдается сигнал, блокирующий поступление информации через элементы И 9 и 10 на входы сумматора 11.

Этим же сигналом обнуляется счетчик

15, снимается блокировка со счетчика

16 и прибавляется единица к содержимому счетчика 1?. Счетчик 16 Обеспечивает удлинение цикла вычисления на р тактов, необходимых для завершения

55 переносов в сумматоре 11. Если процессором моделируется плоская область, то р не превышает 8 и сигнал снимается с выхода четвертого разряда счетчика 16. Этим сигналом уста5 1399763 навливается в "0" триггер 18, произ- п водится сдвиг кода в регистре 3 сдви- у га начальных данных и через элемент ч

Ч 21 сдвиг кодов в сдвигателях.8.

H

По завершении а циклов итерации ф сигнал с выхода счетчика !7 блокирует п работу элемента И 21 и через элемент р

И 22 заносит код с выходов сдвигате- в ля 7 на сдвигатель 8, а также сбра- 10 п сывает в "0" счетчик 17. В элементах л

И 10 выполняется поразрядное умноже- к

Ние входной информации на соответст- ц вующие коэффициенты. В сумматоре 11 щ

Производится сложение получаемых раз- !5 в рядов произведения. В начале каждого и цикла с первого выхода второго реша- в

Ыщего блока 1 через элемент И 12 уэ- п ла 2 связи на вход сумматора 11 пос- ц

1упает очерецной разряд корректирую- 20 э прего кода, Кроме того, с выхода сдви- к гателя 7 через элемент И 9 на вход У сумматора 11 поступает поразрядно код, с частичной суммы искомого решения, по- и л ученный эа время предыдущих циклов 25 ц ! итерации. В процессе вычислений в те- р

\ чтение а-1 циклов в сдвигателе 7 обра- ч зуются а младших разрядов искомой ,в функции, а в течение а-го цикла пою тактно формируются старшие а разря- 3п в дрв функции. В начале каждого из а-1 с первых циклов образующийся младший т разряд искомой функции фиксируется ( н триггере 13 и выдается через эле- в м нт 2И-ИЛИ 14 узла 2 связи на соот35 в тствующий вход второго решающего к б ока 1 соседних узловых процессоров, в в вторых решающих блоках 1 выполня" п ю ся операции с а младшими разрядами в

2 разрядных чисел. Результаты вычис- 4О л ний искомой функции, полученные на п сДвигателях 7 первого и второго ре- в ш4ющих блоков 1, в конце итерации переписываются на сдвигатели 8 этих же решающих блоков 1. Код в сдвигателе

8 второго решающего блока 1 в следующФй итерации будет использован как корректирующий код во время вычислений в первом решающем блоке !.

Формула изобретения

1. Узловой процессор, содержащий регистр сдвига начальных данных, блок памяти коэффициентов, первый решающий б 1ок и элемент И, причем вход исходнь1х данных узлового процессора подкпючен к информационным входам реги-. с ра сдвига начальных данных и блока амяти коэффициентов, вход начальной становки узлового процессора подклюен к входам записи регистра сдвига ачальных данных и блока памяти коэфщиентов, первый синхровход узлового роцессора подключен к входу сдвига егистра сдвига начальных данных,перый вход признака режима узлового роцессора подключен к первому управяющему входу первого решающего блоа, второй синхровход узлового проессора подключен к второму управляюему входу первого решающего блока, ход установки узлового процессора одключен к третьему управляющему . ходу первого решающего блока, вход ризнака выбора узлов узлового про" ессора подключен к первому входу лемента И, выход которого подключен выходу старших разрядов результата злового процессора, с первого по

-й (где с — число соседних узловых роцессоров для данного узлового проессора) информационные входы старших аэрядов узлового процессора подклю- ены соответственно к информационным ходам с первого по с-й первого реша" щего блока, третий синхровход узлоого процессора подключен к входу читывания блока памяти коэффициенов, выход которого подключен к с + 1)-му информационному входу neporо решающего блока, четвертый синровход узлового процессора подключен четвертому управляющему вхбду перого решающего блока, первый выход

epsoro решающего блока подключен к

ыходу старших разрядов результата узлового процессора, второй выход ервого решающего блока подключен к торому входу элемента И, при этом первый решающий блок содержит первый и второй сдвигатели, сумматор и группу из с + 2 элементов И, причем первый и второй управляющие входы первого решающего блока подключены соответственно к входам записи и сдвига первого сдвигателя, выход которого

5О подключен к первому выходу первого решающего блока, третий управляющий вход первого решающего блока подключен к первым информационным входам первого и второго сдвигателей, с пер55 вого по с-й информационные входы пер" вого решающего блока подключены соответственно к первым входам элементов

И с первого по с Й группы» (с + 1)-N информационный вход первого решающего

1399763 блока подключен к вторым входам элементов И с первого по с-й группы и первым входам (+ 1)-го и (с + 2)-ro элементов И группы, четвертый управляющий вход первого решающего блока подключен к синхровходу сумматора и к входу сдвига второго сдвигателя, выход которого подключен к второму выходу первого решающего блока, второму информационному входу первого сдвигателя и второму входу (с+1)-го элемента И группы, выходы элементов

И с первого по (с + 2)-й группы подключены соответственно к информационным входам с первого по (с + 2)-й сумматора, выход которого подключен к второму информационному входу второго сдвигателя и третьему выходу первого решающего блока, о т л и ч аю шийся тем, что, с целью увеличения быстродействия, в него введены второй решающий блок и узел связи, причем первый управляющий вход второго решающего блока подключен к первому входу признака режима узлового процессора, второй синхровход узлового процессора подключен к второму управляющему входу второго решающего блока и первому управляющему входу узла связи, вход установки узлового процессора подключен к третьему управляющему входу второго решаю. щего блока и второму управляющему входу узла связи, с первого по с-й информационные входы младших разрядов узлового процессора подключены соответственно к информационным входам с первого по с-й второго решающего блока, (с + 1)-й информационный вход которого подключен к выходу блока памяти коэффициентов, четвертый управ.ляющий вход второго решающего блока подключен к четвертому синхровходу .узлового процессора, выход регистра сдвига начальных данных подключен к (с + 2)-му информационному входу пер5

45 вого решающего блока, (с + 2)-й информационный и пятый управляющий входы второго решающего блока подключены к шине нулевого потенциала узлового процессора, пятый управляющий вход первого решающего блока подключен к первому выходу узла связи, первый и второй информационные входы которого подключены соответственно к первому выходу второго решающего блока и третьему выходу первого решающего блока, второй вход признака режима узлового процессора подключен к шестыми управляющим входам первого и второго решающих блоков, второй выход узла связи подключен к выходу младших разрядов результата узлового процессора, при этом в первом и втором решающих блоках (с + 2)-й информационный вход, пятый и шестой управляющие входы решающего блока подключены соответственно к второму входу (с+2) — го элемента И группы, (c+3)-му информационному входу сумматора и третьему входу (с + 2)-ro элемента И группы.

2. Процессор по п.1, о т л и ч аю шийся тем, что узел связи содержит элемент И, триггер и элемент

2И-ИЛИ, при этом первый управляющий вход узла связи подключен к первому входу элемента И, к входу синхронизации триггера, первому и второму входам элемента 2И-ИЛИ, второй управ" ляющий и первый информационный входы узла связи подключены соответственно к входу установки "0" триггера и второму входу элемента И, выход которого подключен к первому выходу узла .связи, второй информационный вход которого подключен к информационному входу триггера и третьему входу элемента 2И-ИЛИ, выход которого подключен к второму выходу узла связи,. выход триггера подключен к четвертому входу элемента 2И-ИЛИ.

1399763

Составитель В. Смирнов

Техред А,Кравчук Корректор О. Кравцова

Редактор А. Лежнина

Заказ 2668/50 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1I13035, Москва, Ж-35 ° Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4