Устройство для передачи и приема информации

Устройство для передачи и приема информации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи и может использоваться в телемеханических системах. Целью изобретения является повышение быстродействия устройства. Устройство осуществляет сжатие на передаияцей стороне передаваемой информации и восстанов ление на приемной стороне принима- .емой информации. Устройство содержит на передающей стороне синхронизатор 1, блоки 2, 12, 16 памяти, блоки переключателей, пороговый блок 4, формирователь 6 базисных сигналов, умножители , 14,-14,сумматоры 8, 15, блок 9 нелинейных преобразователей, ортогональный нормализатор 10, корреляторы , блоки l7 -17jj ключей и выходной блок 18, канал 19 связи,на приемной стороне - формирователь базисных сигналов, умножители, сумматоры , блок нелинейных преобразователей , ортогональный нормализатор, блок элементов ИЛИ, синхронизатор и входной блок. 4 з.п. ф-лы, 10 ип. (Л

СОЮЗ СОВЕТСНИК

СОЦИАЛИСТИЧЕСНИХ

РЕаЪБЛИН ц 4 G 08 С 19/28

QQPy :;;.:.. .1 tp

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ц.;, и А ВТОРИЧНОМ,Ф СНИДЕТЕЛьСТВу

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

3В» (21) 4168724/24-24 (22) 29. 12. 86 (46) 30. 05.88. Бюл. Н 20 (71) МВТУ им.Н.Э.Баумана (72) А.Ф.Зарицкий, И.В.Корольков и А.Ф.Зарицкий (53) 621,398(088 ° 8) (56) Авторское свидетельство СССР

У 1120390, кл. С 08 С 19/28, 1983.

Авторское свидетельство СССР

Ф 1056244, кл. G 08 С 15/00, 1983. ,54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА ИНФОРМАЦИИ (57) Изобретение относится к электросвязи и может использоваться в телемеханических системах. Целью изобретения является повьппение быстродействия устройства. Устройство осуществляет сжатие на передающей стороне

„;SU„» 1399797 А1 передаваемой информации и восстанов ление на приемной стороне принимаемой информации. Устройство содержит на передающей стороне синхронизатор 1, блоки 2, 12, 16 памяти, блоки 31 -3 переключателей, пороговый блок 4, формирователь 6 базис. ных сигналов, умножители 7 -7, 14>-141„сумматоры 8, 15, блок 9 нелинейных преобразователей, ортогональный нормализатор 10, корреляторы 13,— 13,, блоки 171-17 ключей и выходной блок 18, канал 19 связи,на приемной стороне — формирователь базисных сигналов, умножители, сумматоры, блок нелинейных преобразователей, ортогональный нормализатор, блок элементов ИЛИ, синхронизатор и входной блок. 4 з.п. ф-лы, 10 ил.

1399797

Изобретение относится к электросвязи и может использоваться в телемеханических системах, где требуется сжатие передаваемой и восстановление принимаемой информации.

Целью изобретения является повышение быстродействия устройства.

На фиг. 1 представлена структурная схема передающей стороны устройства; на Фиг.2 — структурная схема приемной стороны устройства; на фи г. 3 — функциональная схема входного блока; на Фиг,4 — функциональная схема выходного блока;на фиг.5— функциональная схема коррелятора; на фиг.б — функциональная схема ортогонального нормализатора,"на Фиг.7 —, Функциональная схема порогового блока; на фиг.8 — функциональная схема синхронизатора," на фиг.9 — функциональная схема дешифратора служебных посылок; на Фиг.10 — форматы переданаемых информационных кадров.

Приемная сторона устройства со- 25 держит (Фиг.1) синхронизатор 1, первый блок 2 памяти, блоки 3 переключателей, пороговый блок 4, первый аппроксиматор 5, выполненный на формирователе 6 базисных сигналов, первых 30 умножителях 7 и первом сумматоре 8, блок 9 нелинейных преобразователей, ортогональный нормализатор 10, второй аппроксиматор 11, выполненный на втором блоке 12 памяти„ корреляторах 35

13, вторых умножителях 14 и втором сумматоре 15„ третий блок 16 памяти, блоки 17 ключей и выходной блок 18 канал 19 связи.

Приемная сторона устройства содержит (Фиг„2) формирователь 20 базисных сигналов, первые умножители

21, первый сумматор 22, блок 23 нелинейных преобразователей, ортогональный нормализатор 24„ вторые умножители 25, второй сумматор 26, блок 27 элементов ИЛИ, синхронизатор

28 и входной блок 29.

Входной блок содержит (фиг.3) дешифратор 30 служебных посылок, де- 5 мультиплексор 31 первый и второй элементы 32, 33 памяти.

Выходной блок содержит (фиг.4) первый, второй элементы 34„ 35 памяти, мультиплексор 36, генератор

37 служебных посылок и демультиплексор 38.

Коррелятор содержит (фиг.5) умножитель 39 и сумматор 40, Ортогональный нормализатор содержит (фиг.б) блоки 41 памяти, корреляторы 42, вычитатели 43, сумматоры 44, нормализаторы 45, счетчик

46, дешифратор 47 и выходы 48 дешифратора. Нормализатор выполнен на блоке 49 памяти, делителе 50, умножителе 51, сумматоре 52 и вычитателе

53 квадратного корня, Коррелятор выполнен на умножителе 54, сумматоре 55 и умножителе 56.

Пороговый блок содержит (фиг.7) вычитатель 57, умножитель 58, сумматор 59, первый, второй пороговые элементы 60 и 61, Синхронизатор содержит (фиг.8) элемент И 62, блок 63 памяти, счетчик 64 и блок 65 постоянной памяти.

Дешифратор служебных посылок содержит (Фиг,9) элементы И 66, 67, триггеры 68. 69, регистр 70 сдвигаи дешифратор 71.

Блок 2 памяти может быть реализован на регистрах (типа 133 ИР13), включенных циклически с переключателями на входе, выходы которых служат последовательными входами регистров и одновременно выходом блока 2 памяти, первые входы переключателей являются входами блока 2 памяти,вторые входы подключены к последовательным выходам регистров, при этом вход. управления переключателями есть вход управления записью (чтением блока 2 памяти, а вход стробирования регистров есть вход стробирования блока

2 памяти).

Синхронизатор 1 работает (28) (фиг.8) следующим образом.

По импульсному сигналу сбрасывается счетчик 64 и на соответствующем выходе блокировки блока 65, подключенном к второму входу элемента

62„ устанавливается высокий уровень сигнала, импульсы тактовой частоты поступают на счетный вход счетчика

64, который начинает перебирать адреса. блока 65, на соответствующих выходах которого появляются управляющие импульсные последовательности.

Два адресных входа блока 65 есть входы управления (переключения синхропоследовательностей) синхронизатором

1 (28), управляемые пороговым блоком 4 (дешифратором 29).

Переключение синхронизатора 1 (28) происходит путем стробирования блока 63 памями сигналом записи с

1399797

55 соответствующего выхода блока 65.

В блоке 63 памяти при этом записываются сигналы, установленные блоком

4 на его входах. Очистка содержимого блока 63 выполняется при запуске синхронизатора 1 (28). Синхронизатор 1 (28) формирует управляющие сигналы до тех пор, пока на выходе блокировки блока 65 не установится

I низкий уровень, запрещающий прохождение тактовой частоты на вход счетчика 64 °

Таким образом, по сигналу запуска синхронизатора 1 отсчеты входного сигнала в цифровой форме поступают последовательно в устройство и запоминаются в блоке 2 памяти по соответствующим импульсам стробирования, вырабатываемым синхронизатором 1,где хранятся в течение всего периода преобразования.

В конце процесса сжатия очередного сигнала синхронизатор 1 очищает регистры блока 4 и ортогонального нормализатора 10 от информации, возвращается сам в исходное состояние, и устройство опять готово к приему очередного сигнала.

В конце процесса развертывания очередного сигнала синхронизатор 28 очищает регистры ортогонального нормализатора 24 от информации, возвра-, щается сам в исходное состояние, и устройство опять готово к приему очередного сигнала. Для синхронной работы устройства на синхронизатор 28 подаются тактирующие импульсы опорной частоты, синхронной с опорной частотой, для тактировки синхронизатора 1.

Дешифратор 30 служебных посылок выделяет служебные кодовые посылки из кадра, содержащие информацию о режиме переда и, запуске синхронизатора 28 и конце информационного пакета. По сформированным сигналам дешифратор 30 настраивает синхронизатор 28 на нужный режим приема и активирует соответствующие выходы демультиплексора 31 установкой определенных уровней управляющих сигналов на своих выходах, а затем запускает синхронизатор 28. Дешифратор 30 возвращается в исходное состояние при выделении им маркера конца передачи из группового цифрового входного сигнала.

Таким образом, групповой цифровой сигнал поступает .на регистр 70 сдвига, тактируемый опорной частотой.

Дешифратор 71 выделяет, во-первых, два сигнала настройки, которые запоминаются сначала в триггере 68, а затем в триггере 69 ° После этого дешифратор 71 формирует сигнал запуска синхронизатора 28. В конце информационного кадра дешифратор 71 выделяет маркер конца передачи, по которому сбрасываются триггеры 68,69.

Ортогональный нормализатор 10 ре" алиэует процедуру Грамма-Шмидта. Вычислитель 53 квадратного корня ортогонального нормализатора 10 может быть выполнен на блоке постоянной памяти.

Формирователь реализует фиксированный набор сигналов, обладающих свойством ортогональности.

Генератор 37 служебных посылок конструктивно аналогичен формирователю 6.

Устройство работает следующим образом.

В исходном состоянии все регистры передающей стороны (фиг.1) устройства очищены от информации, а синхронизатор 1 находится в начальном положении: подключает выходы формирователя 6 к входам корреляторов 13 через переключатели 3 и замыкает ключи 17, подключая выходы корреляторов 13 к входам блока 16 памяти, блок 2 установлен в режим записи.

Отсчеты входного сигнала Б(г .) в цифровой форме поступают последовательно в устройство и запоминают- ся в блоке 2 памяти, где хранятся в течении всего периода преобразования.

Одновременно с записью отсчетов в блок 2 памяти они транслируются на выходы блока 2. Синхронизатор 1 вырабатывает серию импульсов для формирователя базисных сигналов формирователем. С выходов блока 2 памяти отсчеты в темпе поступления подаются на входы корреляторов 13, где перемножаются с соответствующими значениями отсчетов базисных сигналов формирователя 6, по стробирующим импульсам синхронизатора 1.

Таким образом, в корреляторах 13 происходит разложение входного сигнала S(t) по первичным базисным сиг.

1399797. a;f (t;), j=1 х-и отсчет результирую45 щего сигнала, где F(t;) Суммарный сигнал F(t) поотсчетно поступает на блок 9 нелинейных преобразователей, где расщепляется на набор производных сигналов от F(,t).

Производные сигналы g ...,,g. являются наиболее близкими к виду входного сигнала F(t) с точки зрения его аппроксимации последними. Это обеспечивается соответствующим видом нелинейного преобразования и полученными в первом цикле значениями коэАфициентов а1э ° ° па 1, налам f„ t Результатом этого разложения являются оцределенные комбинации циАрового кода на выходах корреляторов 13, пропорциональные значениям первых отсчетных коэффициентов а,...„a . Эти комбинации в параллельном коде поступают на входы выходного блока 18 и через замкнутые ключи 17 — на блок 16 памяти, запоминаются в блоке 16 и выходном блоке 18 по соответствующим импульсам записи до конца преобразования, при этом сумматоры 40 сбрасываются соответствующим импульсом синхронизатора 1, а блок 2 устанавливается в режим чтения. На этом заканчивается первый цикл преобразования.

После первого цикла преобразования синхронизатор 1 размыкает ключи zg

17, подключает выходы блока 12 к корреляторам 13 через переключатели 3.

При этом комбинации циАрового кода, пропорциональные значениям отсчетных коэффициентов, уже установлены 25 на вторых входах умножителей 7. Синхронизатор 1 вырабатывает серию стробирующих импульсов, по которым Аормирователь 6 базисных сигналов вновь генерирует набор отсчетов ортогональ- ЗО ных базисных сигналов в цифровом виде, поступающих на первые входы умножителей 7, на.вторых входах которых установлены коды весовых коэффи— циентов а „,..., а „. 35

Цифровые отсчеты сигналов „взятые с соответствующими коэАфициентами а „f,...,à1,f < поступают на входы сумматоров 8, на выходе которого получается суперпозиция сигналов: 40

Для получения производных сигналов g,...,ä базиса они ортами онали1 зируются и нормируются в ортогональном нормализаторе 10, с выходов которого вторичные базисные отсчеты сигналов о,...,q поступают в блок

° 4 ° у

12, где запоминаются, а далее с выходов блока 12 через переключатели 3 поступают на первые входы корреляторов 13. На вторые входы корреляторов

13 поступают отсчеты входного сигнала S(t ) из блока 2 по соответствующей серии синхроимпульсов.

На выходах корреляторов 13 формируются кодовые комбинации, пропорциональные коэффициентам разложения вхоцнаго сигнала по вторичным базисным сигналам b,...,b (так же как в

1 " 1, первом цикле преобразования), Они запоминаются в блоке 18 и через него устанавливаются на вторых входах умножителей 14. На этом заканчивается второй..цикл преобразования входного сигнала.

После определения коэАфициентов разложения по второму базису Ь,... Ь т устанавливается режим чтения для блока 12, и по серии стробирующнх импульсов синхронизатора 1 отсчеты базисных сигналов q ... q 0 из бло9 ка 12 начинают поступать на первые входы умножителей 14. Так как íà HTQ рых. входах умножителей 14 установлены

l значения коэфАициентов Ь1,...,Ь„,то на выходах сумматора 15 появляются отсеты восстановленного сигнала

S (t.,), которые одновременно с исходными отсчетами S(t;) поступают на пороговый блок 4. Пороговый блок 4 вычисляет среднеквадратическую ошибку и сравнивает ее с пороговыми уровнями. Если величина ошибки находится в заданных пределах Г с то низкими уровнями упраляющих сигналов от порогового блока 4 разрешается передача соответствующей слу" жебной информации и отсчетных коэф-, фициентов а„,...,а „ и Ь .. .,Ь в канал 19 связи.

На этом процесс преобразования заканчивается. После обнуления блоков

4, 13 и ортогонального нормализатора 10 устройство опять готово к приему информации. Если ошибка восстановления входного сигнала больше заданной, но меньше критическои

Е,д с Е à (Е, то передаются значения отсчетных коэффициентов и вели1399797 чина ошибки. Если ошибка восстановления исходного сигнала превышает критическую величину, то входной сигнал передается полностью в канал 19

5 связи.

Сжатие информации осуществляется за счет уменьшения числа передаваемых кодовых комбинаций по отношению к их исходному количеству в обрабатываемом входном сигнале. Число от— счетных коэффициентов а,...,а .и

b Ü, постоянно и значительно меньше, чем число входных отсчетов

S(t;), Формат передаваемых информа- 1б ционных сообщений (кадров) при различных режимах передачи показан на фиг.10.

Йа приемной стороне (фиг.2) устройства в исходном состоянии регист- 2О ры ортогонального нормализатора 24 очищены от информации, Декодированный сигнал в виде цифровых отсчетов поступает на дешифратор 29, который, используя служебную 25 информацию, производит выделение соответствующих частей принятого сигнала. Если были переданы только отсчетные коэффициенты, то они разделяются на первые а1...,,а и вта- 30 рые b ...,,Ь 1, и устанавливаются на соответствующих входах умножителей

21 и 25.

Переданный сигнал восстанавливается следующим образом. По набору фиксированных базисных сигналов, одинаковому для приемной и передающей сторон, f f и первым коэффициентам а„,...,а 1, воспроизводится при помоши формирователя 20 базис- 40 ных сигналов, умножителей 21, сумматора 22, блока 23 нелинейных преобразователей и ортогонального нормализатора 24 набор вторичных ортогональных сигналов p . ..g по кото- 4g рым с помощью Коэффициентов Ь1,...,Ь восстанавливается переданный сигнал на умножителях 25 и сумматоре

26. Сигнал S (t) поступает с сумма-К тора 26 через блок 27 элемейтов ИЛИ яп к потребителю.

Если были переданы коэффициенты и ошибка восстановления, то сначала потребителю поступает с дешифратора

29 через блок 27 ее величина, а затем восстановленный сигнал. Если были приняты отсчеты входного сигнала, то они транслируются непосредственно через блок 27 потребителю. В конце цикла приема дешифратор 29 выделяет маркер конца передачи и устанавливает синхронизатор 28 в исходное состояние. Синхронизатор 28 очищает соответствующие регистры ортогонального нормализатора 24.от информации, и устройство готово к приему следующего сигнала.

Синхронизатор 28 выполняет все не— обходимые действия по обеспечению синхронной работы основных блоков устройства для развертывания информации. Для синхронной работы устройства на синхронизатор 28 подаются тактирующие импульсы опорной-частоты, синхронной с опорной частотой, используемой для тактирования синхронизатора 1.

Опишем более подробно работу отдельных блоков устройства.

Ортогональный нормализатор 10 работает следующим образом.

В исходном состоянии сумматоры

52, 55 обнулены, блоки 41 памяти установлены в режиме чтения.

1-й цикл работы. Синхронизатор 1 соответствующим импульсом увеличивает на единицу содержимое счетчика

46, дешифратор 47 дешифрует входное число, равное 1, устанавливает в режим записи блоки 41, 49 памяти. Далее по серии стробирующих импульсов синхронизатора 1 входные сигналы с блока 9 нелинейных преобразователей запоминаются в соответствующих ячейках блоков 41 памяти, Одновременно на сумматоре 52 первого нормализатора 45 накапливаются квадраты вход1 ных отсчетов первого сигнала р,ò.å. определяется его энергия.

2-й цикл работы, Синхронизатор 1 увеличивает содержимое счетчика 46, дешифратор 47 дешифрует число 2, устанавливает в режим записи сумматоры 55 первых корреляторов 42 и переводит блоки 4 1 и первый нормализа-. тор 41„ в режим чтения. Далее по серии синхроимпульсов (число импульсов равно числу входных отсчетов сигнала и фиксировано) в корреляторах

f42<„.) происходит свертка поступающих на их входы нормализованного первого базисного сигна" ла нормализатора 45 80 с сигналами блОков 41 памяти, т.е. определяются первые коэффициенты разложения, которые хранятся в

1399797

1п накапливающих сумматорах 55 первых корреляторов (42 1; j

3-й цикл работы. Аналогично устанавливается режим записи только для второго нормализатора 45. По серии синхроимпульсов нормализованный пер" вый сигнал первого нормализатора 45 перемножается умножителем 56 с ве совым коэффициентом, определенным в 10 цикле 2, и вычитается из входных отсчетов сигнала g<, поступающих на вычитатель 43 из блока 41 <. Таким образом, аналогично циклу 1 во втором нормализаторе 45 запоминается ортогональный 15 остаток сигнала o =g -g и вычисляется . ф2 2 1 его энергия.

4-й цикл работы. Устанавливаются в режим записи вторые корелляторы (42 2,I "., а нормализатор 45 2 — в режим чтения. IIo серии импульсов в корреляторах (42 Д,. происходит сверт1( ка поступающих на их входы нормализованного второго базисного сигнала нормализатора 452 с исходными сигналами

) 1;

g ..1 блоков 41 памяти, т.е. вы) fe) числяются вторые коэффициенты разложения, которые хранятся до конца ортогонализации в сумматорах 55 вторых корреляторов 42, 30

5-й цикл работы, Устанавливается режим записи только для третьего нормализатора 45. Аналогично циклу 3 в первом и втором корреляторах 42 третьего канала нормализованные первый и второй базисные сигналы g,, g из

35 нормализаторов 451 и 452 поотсчетно умножаются на соответствующие первые и вторые коэффициенты, суммируются в сумматоре 54 канала и вычитаются из исходного сигнала g в вычи3 тателе 43>. Далее (аналогично циклу

1) в третьем нормализаторе 45 запоминается ортогональный остатокл) и определяется его энергия.

2К-2-й цикл работы. Б этом цикле, аналогично циклу 5 определяется ортогональный остаток сигнала Д 1(и вычисляется его энергия, при этом нормализатор 45к, К-го канала ус50 тановлен в режим записи.

2К-1-й цикл работы. Блоки 41 памяти, нормализаторы 45 и коррелятоj- =1,..., (-1 ры 42 ; ) устанавливаютР

55 ся в режим чтения, блок 12 памяти готов к записи информации и стробируется одновременно с ортогональным нормализатором 10. По серии стробирук)щих импульсов синхронизатора 1 на выходах нормализаторов 45 появляются отсчеты ортонормированных сигналов

g 0,...,g, т.е. базис. По импульсу седроса обнуляются регистры накапливающих сумматоров 52, 55.

Пороговый блок 4 по своим основным функциям аналогичен соответствующему блоку прототипа. Основным отличием его является наличие двух управляющих выходов и информационных выходов.

Пороговый блок 4 вычисляет среднеквадратическое отклонение двух сигI налов на выбранном временном участке

Т:

E = — — (s (e. ) — s" (c, )) .

В Т i

Если P> c f »+, то передаются только отсчетные коэффицйенты; если

E „ E 6 « K „, то передаются коэффициенты и значение K 6, если

2 < 1 Е )(p, то передается S(t) .

Пороговый блок 4 работает следующим образом.

Отсчеты сигналов S(t;) и S+(t;) вычитаются на вычитателе 57 и полученная разность возводится в квадрат умножителем 58, далее выполняется интегрирование полученного сигнала сумматором 59. Если E 2((д э E(), то пороговые элементы 60, 61 не активизируют свои . выходы. Если

Е д (Г > - Е „, то срабатывает элемент 60. Если Fn) Е„„, то срабатывают оба пороговых элемента 60,61.

Блок 9 реализует нелинейное функциональное преобразование, Закон преобразования задается заранее в. виде степенных либо экспоненциальных функций: или е )( х или е

k х или е либо по любому другому нелинейному закону, обеспечивающему независимость сигналов, но в то же время сохраняющему некоторые основные характеристики. Например,при синусоидальном входном сигнале закон вида Г=х

1399797 формирует на выходе блока 9 .также колебательный сигнал (общая черта), обогащенный высшими гормониками, что обеспечивает его независимость

5 от входного сигнала.

Выходной блок 18 выполняет процедуры коммутации и запоминания информации.

Выходной блок 18 работает следую- 10 щим образом.

После первого цикла разложения значения вычисленных первых отсчетных коэффициентов запоминаются через демультиплексор 38 по соответст- 15 вующему сигналу параллельной записи синхронизатора 1 в блоке 34 памяти.

После второго цикла разложения значения вычисленных вторых коэффици1 ентов (отсчетных) запоминаются через 20 демультиплексор 38, переключенный по соответствующему сигналу синхронизатора 1, в ячейках блока 35 памяти и

I устанавливаются на его выходах.

EcJIH E8 904 t то по соответст (25 вующим сигналам порогового блока 4 (нулевые уровни) и синхронизатора 1 мультиплексор 36 подключает сначала выходы генератора 37 к каналу связи, и передается служебная кодовая посыл- З0 ка для приемной стороны, далее по изменении уровня управляющего сигна ла на адресном входе мультиплексора

36 от синхронизатора 1 подключаются выходы блока 35 памяти к каналу 19 35 связи и значения запомненных в блоках 34, 35 памяти, коэффициентов через мультиплексор 36 поступают в канал 19 связи по серии импульсов сдви-га. После передачи коэффициентов син- 40 хронизатор 1 вновь подключает генератор 37, на выход мультиплексора 36 передается маркер конца передачи.

Если Ез Е Е; ю то по соответствующим управляющим сигналам блока 4 (уровня 0 и 1).и синхронизатора 1 сначала передается служебная последовательность для настройки синхронизатора 28, потом — значение ошибки из блока 4 и, наконец, по серии импульсов сдвига — коэффициенты из блоков 34, 35 памяти, в конце кадра генератором 37 посылается маркер конца передачи. 55

Если Es > Е „, то по соответствующим сигналам от блока 4 (уровня

1, 1) и синхронизатора 1 передается весь сигнал с сответствующей служебной информацией в начале и в конце кадра.

Дешифратор 29 устройства выполняет функции декодирования служебных последовательностей, а также операции, связанные с демультиплексированием входных сигналов и установлени— ем их на соответствующих входах последующих блоков.

Дешифратор 30 служебных посылок выделяет служебные кодовые посылки из кадра, настраивает синхронизатор

28 на определенный режим приема и активизирует соответствующие выходы

-демультиплексора 31 установкой определенных уровней управляющих сигналов на своих выходах. Далее по им- ,пульсам синхронизатора 28 входной сигнал разделяется и либо запоминается в блоках 32, 33 при приеме коэффициентов, либо транслируется на выход устройства при приеме отсче тов исходного сигнала.

В прототипе для завершения процесса преобразования требуется значительное время, так как среднее число циклов обучения для достижения заданной точности колеблется в пределах 50-100. Это обусловлено начальной неопределенностью в выборе исходных значений отсчетных коэффициентов.

В предлагаемом техническом решении этот недостаток устранен за счет дополнительного цикла разложения исходного сигнала S(t) по первичным сигналам (f ); „ . В результате на

К выходе первого аппроксиматора 5 появляется сигнал, являющийся суперпозицией базисных функций, взятых с соответствующими коэффициентами

F(t) = .Е: à,-f,.{с), 1= который является первой приближенной копией исходного сигнала. Последующее нелинейное преобразование позво" ляет получить набор сигналов tg обладающих свойством минимальной изоморфности к набору первичных сигМ налов (f; ),-,, в то же время сохраняющих основные характеристики (например, форму) сигнала F(t), который, как указывалось выше, есть первое приближение исходного сигнала

S(t), Таким образом, набор ортонормированных сигналов jp,.),, полу1399797

14 ченных на выходах ортогонального нормалиэатора 10 из сигнала F(t), представпяет собой набор базисных сигналов, обладающих свойством

g,g .dt о

gg1 о

Формула и з о б р е т е н и я

1. Устройство для передачи и приема информации„ содержащее на переда— ющей стороне первый блок памяти, выходы которого соединены с одноименными первыми информационными входами порогового блока, синхронизатор,пер- 40 вый, вторые и третьи выходы которого соединены соответственно с входом формирователя базисных сигналов, соответствующими управляющими входами первого блока памятй и соответствую— щими управляющими входами ортогонального нормализатора, выходы формиро— вателя базисных сигналов соединены с одноименными первыми входами соответствующих первых умножителей, выходы которых соединены с соответствующими входами первого сумматора, выходы первого сумматора соединены с соот— ветствующими входами блока нелинейных преобразователей, выходы которого соединены с соответствующими информационными входами ортогонального нормализатора, вторые умножители, выходы которых соединены < соответи является адаптированным, созданным на основе ассоциацией и исход- 15 ным сигналом вторичным базисом для достаточно точного представления в нем S(t), Так как вторичные базисные сигналы (д ) ., приближены по виду K (Й), To cxoJIHMocTb ряда 20 коэффициентов (5; ), в этом случае оказывается очень сильной и в пределе с.тремится к одному коэффициенту. Таким образом, предложенное техническое решение благодаря дополнительному циклу позволяет для достаточно широкого класса входных сигналов значительно сократить (до

25-50 раз) время обработки и, следовательно, повысить быстродействие 30 устройства. ствующими входами второго сумматора, выходы которого соединены с одноименными вторыми информационными входами порогового блока, первые выходы которого соединены с соответствующими первыми информационными входами выходного блока, первые выходы которого соедннены с каналом связи, на приемной стороне — входной блок, информационные входы которого подключены к каналу связи, первые и вторые выходы входного блока соединены с одноименными первыми входами соответствующих первых и вторых умножителей, формирователь базисных сигналов, выходы которого соединены с одноименными вторыми входами соответствующих первых умножителей, выходы которых соединены с соответствующими входами первого сумматора, выходы которого соединены с соответствующими входами блока нелинейных преобразователей, соединенного с соответствующими информационными входами ортогонального нормалиэатора, выходы которого соединены с одноименными вторыми входами соответствующих вторых умножителей, выходы которых соединены с соответствующими входами второго сумматора,и синхронизатор, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него на передающей стороне введены второй, третий блоки переключателей и блоки ключей,корреляторы, выходы ортогонального нор1

1мализатора соединены соответствующими информационными входами второго блока памяти, выходы соединены с одноименными первыми входами соответ- ствующих вторых умножителей и одноименными первыми информационными входами соответствующих блоков переключателей, информационные входы блоков переключателей подключены соответственно к одноименным выходам формирователя базисных сигналов, выходы блоков переключателей соединены с одноименными первыми информационнйми входами соответствующих корреляторов,одноименные вторые информационные входы которых объединены соответственно и подключены к одноименным выходам первого блока памяти, выходы корреляторов соединены с соответствующими вторыми информационными входами выходного блока и одноименными информационными входами соответствующих

7399797

35 блоков ключей, выходы блоков ключей соединены с соответствующими информационными входами третьего блока памяти, выходы которого соединены с одноименными вторыми информационными входами соответствующих первых умножителей, второй выход порогового блока соединен с первым установочным входом синхронизатора и первым 10 управляющим входом выходного блока, третий выход порогового блока соединен с вторым установочным входом синхронизатора и вторым управляющим входом выходного блока, третьи ин- 15 формационные входы и вторые выходы которого подключены соответственно к одноименным выходам первого блока памяти и одноименным вторым входам ñîответствующих вторых умножителей, 20 четвертый, пятые, шестые, седьмые, восьмые и девятый выходы синхронизатора соединены соответственно с управляющим входом третьего блока памяти, одноименными третьими управляющими входами выходного блока, одноименными управляющими входами порогового блока, объединенными соот— ветственно управляющими входами корреляторов, одноименными управляю- 30 щими входами блоков переключателей и блоков ключей, информационные входы первого блока памяти, установочные входы порогового блока, тактовый вход.и вход 1Пуск синхронизатора передающей стороны являются соответственно информационными, установочными, первым тактовым входами и входом Пуск" устройства, на приемной стороне введен блок элементсв 10

ИЛИ, третий, четвертый и пятые выходы входного блока соединены соответственно с соответствующими первыми входами блока элементов ИЛИ, входом

"Пуск" и соответствующими.установочными входами синхронизатора, первый, вторые и третьи выходы синхрони1 затора соединены с входом формирователя базисных сигналов, одноименными управляющими входами входного блока и одноименными управляющими входами ортогонального нормализатора, выходы второго сумматора соединены с одноименными вторыми входами блока элементов ИЛИ, тактовый вход синхронизатора и выходы блока элементов приемной стороны являются соответственно вторым тактовым входом и выходами устройства.

2. Устройство по п,1, о т л и— ч а ю щ е е с я тем, что входной блок содержит дешифратор, демультиплексор и элементы памяти, первые выходы демультиплексора соединены с соответствующими информационными входами первого элемента памяти, первые выходы которого соединены с соответствующими информационными входами второго элемента памяти, одноименные информационные входы дешифратора и мультиплексора объединены соответственно и являются информационными входами дешифратора, демультиплексора, и объединенные управляющие входы первого, второго элементов памяти являются управляющими входами входного блока, выходы первого, второго элементов памяти и вторые выходы демультиплексора являются соответственно первыми, вторыми и третьими выходами входного блока, первый и вторые выходы дешифратора соединены соответственно с первым и соответствующими вторыми адресными входами демультиплексора и являются соответственно четвертым и пятыми выходами входного блока, 3. Устройство по п.1, о т л и ч а ю щ е е с я тем, что выходной блок содержит демультиплексор, элементы памяти, генератор и мультиплексор, первые и вторые выходы демультиплексора соединены соответственно с соответствующими информационными входами первого элемента памяти и первыми информационными входами второго элемента памяти, выходы первого элемента памяти соединены с соответствующими вторыми информационными входами второго элемента памяти, первые выходы которого соединены с соответствующими первыми информаци-. онными входами мультиплексора, выходы генератора соединены с соответствующими вторьпки информационными входами мультиплексора, выходы генератора соединены с соответсТвующими вторыми информационными входами мультиплексора, третьи информационные входы мультиплексора, информационные входы демультиплексора и четвертые информационные входы мультиплексора являются соответственно первыми, вторыми и третьимн информационными входами выходного блока, объединенные первые управляющие входы генератора и мультиплексора и объединенные вто1399797 рые управляющие входы генератора и мультиплексора являются соответственно первыми и вторыми управляющими входами выходного блока, управляющий вход демультиплексора, объединенные первые управляющие входы первого и второго элементов памяти, вторые управляющие входы первого, второго элементов памяти, третий, четвертый уг.; 10 равляющие входы мультиплексора и третий управляющий вход генератора являются третьими управляющими входами выходного блока.

4. Устройство по п.1, о т л и . а- !5

I ю щ е е с я тем, что пороговый блок содержит вычитатель, умножитель,сумматор и пороговые элементы, выходы вычитателя соединены с соответствующими первыми и вторыми входами ум- 20 ножителя, выходы которого соединены с соответствующими информационными входами сумматора, первые и вторые входы вычитателя являются соответственно первыми и вторыми информационHh& входами opo ового блока, управляющий вход и вход "Сброс" сумматора являются управляющими входами порогового блока, первые входы первого и второго пороговых элементов являются установочными входами порогового блока, выходы сумматора соединены с одноименными вторыми входами первого, второго пороговых элементов и являются первыми выходами порогового блока., выходы первого и второго пороговых элементов являются соответственно вторым и третьим выходами порогового блока. з кя от 1 аа Ф

0N1 от 4 аш1

um2

nm0

1399797

K f, 18

К f8

K 11д

1399797 а) и — веждою игщрииие аиФ (Q Езду) а - переаача кпзрцшциенаоо и ошибт (E y cEj 4E<>)

g- дрре фщ7 ощсчето5 соанала f(f) (Й//>скр) юг. 1д

Составитель М.Никуленков

Редактор M.Öèòêèíà Техред М.Дидык Корректор О.КРавцова

Заказ 2669/51

Тираж 558

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4