Запоминающее устройство с самоконтролем

Запоминающее устройство с самоконтролем

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к эапоминаьэщим устройствам, и может быть использовано в запоминающих устройствах микроэвм или микрокалькуляторов. Целью изобретения является увеличение информационной емкости и упроще

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

23 А1

09) (!1) (51) 4 0 ! С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н А BTOPCKOMV СВИДЕТЕЛЬСТВУ (21 ) 4166462/24-24 (22) 22,12,86 (46) 30,05,88, Бюл, !! 20 (72) В.Н. Горшков, Б,М. Коцовский, h.М. Заяц и В,Г, Терехов (53) 681.327 (088.8) (56) Авторское свидетельство СССР

N 911627, кл. G 11 С 29/00, !982.

Авторское свидетельство СССР !! 748515, кл. G l! С 29/00, !980. (54 ) ЗАПОМИНАЮ!ЦЕЕ УСТРОЙСТВО С САМОКО!-!ТРОЛЕИ (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в запоминаюших устройствах микроЭВМ или микрокалькуляторов.

Целью изобретения является увеличение информационной емкости и упрошеI 1ч9823 ние устройства. Устройство содержит накопитель I два регистра 9, 10 поразрядного сдвига, первый регистр

2,числа, входы 11 которогс являются информационными входами устройства, со второго по четвертый регистры 3, 4, 5 числа, регистр 6 адреса, коммутатор 7, блок 8 управления. Каждое число записывается в накопитель 1. из регистра 2 в обратном коде, считывается на регистр 4, чатем записывается в прямом коде и снова считывается на регистр 4 ° Регистр 4, выполненный из счетных триггеров, выполняет поразрядное суммирование по модулю два прямого и обратного кодов считанного числа и на его выходах формируется код наличия ошибки, содержащий нуль в разряде, соответству1

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в запоминающих устройствах микроЭВМ или микрокалькуляторов ° 5

Цель изобретения — увеличение информационной емкости и упрощение устройства, На фиг, 1 представлена структурная схема предлагаемого устройства; на фиг, 2 — функциональная схема наиболее предпочтительного варианта выполнения блока управления, Устройство содержит (фиг,1) накопитель 1, первый 2, второй 3, третий

4 и четвертый 5 регистры числа, регистр 6 адреса, коммутатор 7, блок 8 управления, первый 9 и второй 10 регистры поразрядного сдвига, информационные входы 11 информационные выходы 12 и адресные входы 13, На фиг, 1 обозначены входы 14 сигналов кода ошибки, с первого по девятый выходы 15-23 блока управления, вход 24 записи, вход 25 чтения и выход 26 разрешения обращения устройства.

Блок 8 управления (фиг.2) содержит RH-триггеры 27 и 28, элементы

ИПИ 29-34, группу элементов ИЛИ 35, элементы И 36-45, с первой 46 по пятую 50 группы элементов И, элемент н>щем неисправному разряду накопителя 1, и единицы в разрядах, соответствующих исправным разрядам накопителя 1. При поступлении этого кода наличия ошибок в блок 8 управления в нем формируются коды, управляющие поразрядным сдвигом данных влево в регистре 9, с целью обхода при записи отказавшего разряда накопителя 1, и сдвигом вправо в регистре 10 с целью восстановления считанной информации на информационных выходах 12 устройства, которыми являются выходы регистра 5. Информационная емкость устройства повышается за счет того, Что в процессе самоконтроля не используются ячейки накопителя 1 в качестве резервных ячеек и маркерных разрядов. 2 ил.

НЕ 51, первую 52 и вторую 53 группы элементов НЕ, элементы задержки

54-60, На фиг, 1 и 2 обозначены также выход 61 элемента И 38, выход 62 элемента И 40, выход 63 элемента И

45, первая группа выходов 64 -64„ i, 65>-65 и вторая группа выходов 66 —

66„,, 67, — 67... где п — число разрядов регистров 9 и 10 поразрядного сдвига. Регистр 4 числа может быть выполнен иэ счетных триггеров.

Устройство работает следующим образом.

Исходное состояние триггеров 27 и 28 является единичным (фиг.2), Следовательно, на выходе 26 элемента И

42 сформирован сигнал высокого уровня, который указывает, что устройство готово к обмену данными. При поступлении на вход 24 импульса запроса на запись данных на выходе 15 формируется импульс приема данных с входов 11 в регистр 2, а на выходе

19 — импульс приема адреса с входа 13 в регистр 6 и импульс сброса регистра 4, Через время задержки элемента

54 на выходах 16 и 20 формируются импульсы, по которым информация с инверсных выходов регистра 2 (фиг.1}

1 через коммутатор 7 записывается в накопитель 1 по адресу, установлен3 1.1998 ному в регистре б. Импульс с выхода

16 также переключает триггер 27 н

h нулевое состояние, тем самым на выходе 26 устанавливается низкий уро6 вень сигнала, означаюший запрет на очередное обращение к устройству.

Через время задержки элемента 55 на выходе 21 формируется импульс, по которому записанная информация в обратном коде считывается иэ накопителя

1 и записывается в регистр 4. Через время задержки элемента 56 на выходе

16 формируется единичный импульс, который поступает на выходы 17, 20 и !В на входы элементов ИЛИ 35 и вырабатыает управляющий код П С2 П С П I

С ...С„= 1010) О,...О, причем сигналы

П -П„на выходах 64 <-64„, равны единице, а сигналы С на выходах 65 — ?p

2-1 нулю, По этим импульсам с прямых выходов регистра 2 информация без изменений передается через регистр 9, коммутатор 7 и записывается в накопитель 1. Через время задержки эле— мента 56 на выходе 2) формируется импульс, по которому записанная информация в прямом коде считывается из накопителя 1 и записывается в регистр

4, на выходе которого формируется 30 сумма По модулю два считанных обратного и прямого кодов. Если в данной ячейке накопителя 1 отказавших разрядов нет, то сигналы на всех разрядах регистра 4 числа равны единице, те. О Х! Х2 Х3 Х),...,Х ц= ) 11,...,1.

В этом случае на выходе элемента И

43 формируется сигнал высокого уровня. Через время задержки элемента 58 открывается элемент И 41, с выхода 4р которого управляющий импульс через элемент ИЛИ 34 поступает на вход установки триггера 27 и переключает триггер в единичное состояние. На вы.ходе 26 элемента И 42 формируется 45 сигнал высокого уровня, который разрешает обращение к устройству для очередного обмена данными.

Если в данной я чейке накопителя 1 отказал один разряд, например третий, 6д то, соответственно сигнал на выходе третьего разряда регистра 4 равен нулю, т.е. Х! Х2 Хз Х ...,Х„=)101,, ° .,1.

Тогда через время задержки элемента

58 открывается элемент И 40 и на его выходе 62 формируется импульс, по которому Hr1 выходах !7 и 20 появляются управлян1шие импульсы, а на выходах -1 662 66ц формируется код

23

101 001 0... 1, который управляет сдвигом в регистре 2, В этом случае под воздействием сформированного управляющего кода на выходах 65-66 инфс рмация с прямых выходов регистра

2 через регистр 9 и коммутатор 7 записывается в накопитель I Причем первые два разряда информации пере.даются без изменений, а разряды с третьего по и сдвигаются вправо на один разряд в регистре 9. Тем самым осуществляется обход отказавшего разряда ячейки накопителя I При этом значение и-го разряда теряется, т.е, точность записанного информационного кода ухудшается на 2 " (для чисел с фиксированной запятой), Импульс с выхода 62 элемента 1 40 также поступает через элемент ИПИ 34 на вход триггера 27, перключает его в единичное состояние и на выходе 26 элемента И

42 формируется сигнал высокого уровня, кс торый разрешает обращение к устройству для очередного обмена данными. !

Г)ри поступлении на вход 25 импульса запроса на чтение данных на выходе !9 формируется импульс, по которому происходит прием адреса с входов )3 в регистр 6 и гашение содержимого регистра 4. Через время задержки элемента 59, меньшее времени задержки элемента 56, импульс поступает на вход сброса триггера 28 и переключает его в нулевое состояние, тем самым на выходе 26 устанавливается низкий уровень сигнала, что запрещает поступление очередного запроса на обращение к устройству. Через время задержки элемента 55 на выходах 2) и 22 формируются импульсы, по которым происходит считывание прямого кода информации из накопителя 1 в регистры 3 и 4, Через время задержки элемента 56 на выходах 18 и 20 формируются импульсы, по которым информация инверсных выходов регистра

3 через коммутатор 7 записывается в данную ячейку накопителя 1, Через время задержки элемента 57 на выходе

2! формируется импульс, по которому

1 происходит считывание обратного кода из накопителя 1 и запись его в регистр 4, на выходе которого формируется сумма по модулю два прочитанных прямого и обратного кодов информации из накопителя 1. Через время

1399823

35 формула изобретения

Запоминающее устройство с самоконтролем, содержащее накопитель, с пер— вого по четвертый регистры числа, регистр адреса, блок управления и коммутатор, информационные входы первой группы которого подключены к инверсным выходам первого регистра числа, задержки элемента 58 на выходе 63 элемента И 45 формируется импульс, который поступает на выход 23 блока

8 и разрешает выдачу на выходы 66

665, 67 -67„ кода, управляющего сдвигом в регистре !О. Причем, в случае отсутствия отказавших разрядов в данной ячейке накопителя I т.е. если содержимое регистра 4 Х Х Х

Х4 ° °, X„ III...I, o управляющий (1 (I гом код равен П,сгп C2èçñÇ,,Ï yC;— I0I0I0,... 0 и информация с прямых выходов регистра 3 через регистр

10 без изменений передается в регистр 5 и на выходы 12 устройства.

Если обнаружен отказавший разряд в ячейке накопителя 1, например третий, то управляющий сдвигом код равен

П С П с и СЗУ...ЪП, С,1=101001...0 20

1 f Я Д Э ) ) и информация через регистр 10 в регистр 5 передается без изменений, например первый и второй разряды, а с четвертого по Il разряды сдвигаются на один разряд влево. При этом значение и-разряда принудительно устанавливается в "0", Импульс с выхода 63 также поступает через элемент ИЛИ 29 на выход 20, Под воздействием импульсов на выходах 20 и 23 информация с прямых выходов регистра 3 через коммутатор 7 записывается в накопитель 1, т,е.проиэводится восстановление прямого кода в ячейке накопителя 1, Через время задержки элемента 60 импульс с выхода 63 элемента И 45 поступает на вход триггера 28 и переключает его в единичное состояние, при этом на выходе 26 формируется 40 сигнал высокого уровня, т,е, устройство готово обслуживать очередной запрос на обращение к нему.

Следует отметить, что в предлагаемом устройстве не используются в про- 45 цессе самоконтроля ячейки накопителя

1 в качестве резервных ячеек, а также дополнительные маркерные разряды, что позволяет увеличить информационную емкость устройства, 50 разрядные входы которого являются информационными входами устройства, адресными входами которого являются разрядные входы регистра адреса, причем выходы накопителя соединены с разрядными входами второго регистра числа, выходы с первого по четвертый блока управления подключены соответственно к управляющему входу первого регистра числа, к первому, второму и третьему управляющим входам коммутатора, пятый выход блока управления подключен к входу сброса третьего регистра числа и входу управления регистра адреса, шестой выход блока управления соединен с входом записи накопителя, выход чтения которого и вход разрешения приема информации третьего регистра числа соединены с седьмым выходом блока управления, восьмой выход которого подключен к входу управления второго регистра числа, о т л и ч а ю щ е е с я тем, что, с целью увеличения информационной емкости и упрощения устройства, в него введены первый и второй регистры поразрядного сдвига, причем информационные входы и выходы первого регистра поразрядного сдвига подключены соответственно к прямым выходам первого регистра числа и к информационным входам второй группы коммутатора, выходы которого соединены с информационными входами накопителя, информационные выходы которого подключены к информационным входам третьего регистра числа, выходы которого подключены к входам сигналОв кода ошибки блока управления, девятый выход которого соединен с управляющим входом четвертого регистра числа и четвертым управляющим входом коммутатора, информационные входы третьей и четвертой групп которого подключены соответственно к прямым и инверсным выходам второго регистра числа, прямые выходы которого подключены к информационным входам второго регистра поразрядного сдвига, выходы которого соединены с информационными входами четвертого регистра, числа, выходы которого являются информационными выходами устройства, входы управления сдвигом первого регистра поразрядного сдвига подключены к выходам первой группы блока управления, выходы второй группы которого соединены с входами управления сдвигом (399823 8 мов рабо1ы и десятый выход блока управления являются соответственно вховторого регистра поразрядного сдвига, адресные входы накопителя подклю чены к выходам. регистра адреса, первый и второй входы установки режидом записи, входом чтения и выходом разрешения обращения устройства.

20 17

И Е

15 rdr.И л4

Составитель Т. Зайцева

Техред Л.Олийнык Корректор Л. Пилипенко

Редактор В, Ковтун

Заказ 2673/53

Тираж 590

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4