Многофункциональный преобразователь

Многофункциональный преобразователь

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к кусочно-линейным функциональным преобразователям . Цель изобретения - сокращение аппаратурных затрат, повышение быстродействия преобразования и расширение его функциональных возможностей за счет воспроизведения функций произвольного вида. С этой целью в преобразователе, содержащем регист-. ры 1, 2, 3, блоки 4, 5 памяти, счетчик 6, вычитатель 7, триггер 8, элемент И 9, множительно-суммирующий блок 10 и блок 11 управления, изменены связи. 1 з.п. ф-лы, 2 ил.

ССНОЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 G 06 F 15/353

OllHGAHHE ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4013909/24-24 (22) 16.01.86 (46) 07.06.88. Бюл. h"- 21 (72) С.В.Казинов (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 1182539, кл. G 06 F 15/31, 1984.

Авторское свидетельство СССР

Р 1241257, кл. G 06 F 15/353, 1984 (54) МНОГОФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к вычислительной технике, в частности к кусоч„„SU„„1401479 А 1 но-линейным функциональным пре обр аз ователям. Цель изобретения — сокращение аппаратурных затрат, повышение быстродействия преобразования и расширение его функциональных возможностей за счет воспроизведения функций произвольного вида. С этой целью в преобразователе, содержащем регист-. ры 1, 2, 3, блоки 4, 5 памяти, счетчик 6, вычитатель 7, триггер 8, элемент И 9, множительно-суммирующий блок 10 и блок 11 управления, изменены связие 1 з.пв ф лы 2 ил

1401479

Изобретение относится к вычислительной технике, в частности к кусочно-линейным функциональным преобразователям. .Цель изобретения — сокращение аппаратурных затрат, повышение быстродействия преобразователя и расширение его функциональных возможностей за счет воспроизведения функций произвольного вида.

На фиг.1 показана схема преобразователя; на фиг.2 — блок управления, вариант выполнения.

Преобразователь (фиг.1) содержит первый, второй и третий регистры 1-3, блоки 4 и 5 памяти, счетчик 6, вычитатель 7, триггер 8, элемент И 9, множительно-суммирующий блок 10, блок

11 управления, выходы 12-17 и вход 1820 блока 11 управления, содержащего (фиг.2) счетчик 19, постоянный запоминающий узел 20, управляемый делитель 21 частоты, элемент И 22, триггер 23, выходы 24 и 25 узла 20, тактовый вход 26, вход 27 запуска, выход

28 признака конца работы преобразователя.

Преобразователь работает следующим образом.

В исходном состоянии регистры 1-3 и 17, счетчики 6 и 19 и триггеры 8 и 23 обнулены. В блоке 5 памяти (перепрограммируемого типа) записаны коды узловых значений абсцисс Х 2, ординат У и коэффициентов наклона К; 35 для различных участков аппроксимации (i " номер участка аппроксимации).

В блок 6 памяти (оперативного типа) занесены коды 2, 2 — предварительной установки адресов счетчика 6 (в прос40 тейшем случае нули) .

Работа преобразователя начинается с подачи импульса запуска 27. Этим сигналом триггер 23 устанавливается в единичное состояние,,отпирающее

45 элемент 22 для прохождения тактовых импульсов t . Первый тактовый импульс с выхода элемента И 22 проходит через делитель 21 частоты, на управляющем входе которого установлено минимальное время задержки, и переводит счетчик 19 в состояние 001 (здесь и далее указываются состояния первых трех разрядов счетчика 19) . Поскольку в первых тактах работы преобразователя 55 сигнал на выходе элемента И 9 отсутствует и на вход 18 блока 11 поступает логический нуль, то узел 20 по состоянию входов 0001 формирует единичный сигнал на выходе 12, длительность которого определяется кодом на управляющем входе делителя 21, Сигнал .с выхода 12 поступает на синхровходы регистров 1 и 2. В регистр 2 заносится код 2)2„ текущего значения аргумента, подлежащего функциональному преобразованию, а в регистр 1 — код 2)2 номера реализуемой функции.

По истечении времени установления кодов в регистрах 1 и 2 на выходе делителя 21 частоты появляется импульс, переводящий счетчик 19 в состояние

010. По состоянию входов 0010 узел 20 обнуляет выход 12 и формирует единичный сигнал на выходе 13, который поступает на вход "Выборка кристалла блока 4 памяти. Поскольку нулевым сигналом с выхода элемента И 9 блок 4 памяти установлен в режим чтения данных, то импульсом "Выборка кристалла" осуществляется считывание кода с вы» хода блока 4 в счетчик 6.

По завершении установки кода в счетчике 6 счетчик 19 импульсом с выхода делителя 21 переводится в состояние 011. В результате сигнал с выхода 13 снимается и появляется единичный сигнал на выходе 15 блока 11.

Этот сигнал поступает на вход разрешения чтения блока 5 памяти. На выходах блока 5 формируются коды узлового значения абсцисс Х;»1, ординаты У .»

)Г )J и коэффициента наклона К » в соотi ))2 ветствии со значениями кода адреса начальной установки, поступающего

+ с выхода счетчика 6, и кода номера функции 1, поступающего с выхода регистра 1, вычитатель 7 вычисляет разность между кодом текущего значения аргумента Х и кодом узлового значения абсциссы Х».. Если эта разность отри ) 2 цательна, то единица устанавливается на прямом выходе знакового разряда вычит ателя 7, если положительна — то единица устанавливается на инверсном выходе знакового разряда. В обоих случаях на выходе элемента И 9 присутствует нулевой сигнал, так как триггер 8 обнулен по начальному состоянию преобразователя.

По завершении установки выходного кода вычитателя 7 счетчик 19 переводится в состояние 100 очередным импульсом с выхода делителя 21. В результате снимается сигнал с выхода 15 и формируются единичные импульсы на

1479

45 значения аргумента и номеров реализуемой функции и аргумента которого соединены с информационными входами первого и второго регистров соответственно, выход первого регистра сое50 динен с входом уменьшаемого вычитателя, выход разности которого соединен с входом множимого множительно-суммирующего блока, входы множителя и слагаемого которого соединены с первым и вторым выходами первого блока памяти, первый адресный вход которого соединен с выходом второго регистра и адресным входом второго блока памя3 140 выходах 14 и 15 блока 10 управления.

По импульсу 14 осуществляется запись в триггер 8 значения знака разности с выхода блока 7 вычитания. Одновременно с этим импульс, поступающий на счетный вход счетчика б, увеличивает или уменьшает его содержание на единицу младшего разряда в зависимости от знака разности блока 7 вычитания.

После этого счетчик 19 импульсом с выхода делителя 21 переводится в состояние 101. Так как на входе 18 блока 11 присутствует нулевой сигнал, то узел 20 по состоянию входов 0101 формирует единичный импульс на выходе 24. Этот импульс сбрасывает счетчик 19 в состояние 011.

Далее повторяется приведенная последовательность действий по обновлению выходных кодов блока 5 памяти, формированию кода разности вычитателя 7, считыванию знака кода разности в триггер 8 и инкрементному изменению кода счетчика 6 до тех пор, пока не установятся единичные сигналы на инверсном выходе знакового разряда вычитателя 7 и прямом выходе триггера

8. Данное состояние свидетельствует о том, что в счетчике 6 установлен код i» номера участка аппроксимации, соответствующего текущему значению аргумента. В результате при состоянии счетчика 19 адреса 011 единичный сигнал с выхода элемента И 9 поступит на вход 18 блока 11 и на вход управления режимом блока 4 памяти, переводя его в режим записи данных. При этом состояние выходных сигналов узла 20 не изменяется.

После прохождения на счетный вход счетчика 19 очередного импульса с выхода делителя 21, состояние входных сигналов узла 20 становится равным

1100 (где первая единица определяется сигналом с входа 18). По этому состоянию выдается единичный сигнал на выходе 13 блока управления, который поступает на вход "Выборка кристалла" блока 4 памяти. В блок 4 памяти по адресу, определяемому кодом функции регистра 1, заносится код предварительной установки с выхода счетчика

6 соответствующий текущему номеру участка аппроксимации.

После завершения записи кода в блок 4 памяти счетчик 19 переходит в состояние 101, сигналы с выходов блока управления снимаются и устройство

35 переходит в состояние ожидания завершения формирования выходного кода множительно-суммирующего блока 10.

Затем на счетчик 19 поступает следующий импульс с выхода делителя 21, счетчик 19 переходит в состояние 110.

В результате снимается единичный сигнал с выхода 13 и устанавливаются единичные сигналы на выходах 14 и 17 блока 11 управления. Импульс с выхода

14 поступает на синхронизирующий вход триггера 8 и переводит триггер 8 в исходное нулевое состояние. Импульс с выхода 17 блока 11 управления поступает на вход разрешения записи регистра 3 и заносит в него выходной код множительно-суммирующего блока, реализующего операцию вида

У = У+ + К.» (Х вЂ” Х.+ ).

1 т) 1 ))

Таким образом, в регистр 3 заносится результирующий код функционального преобразования.

После окончания записи кода в регистр 3 на счетный вход счетчика 19 поступает очередной импульс с выхода делителя 21, переводящий счетчик 19 в состояние 111. По этому состоянию на выходе 25 узла 20 появляется единичный сигнал, который вызывает обнуление счетчика 19, установку на делителе 21 кода минимальной задержки и сброс триггера 23.

Далее описанные действия повторяются. формула изобретения

1. Многофункциональный преобразователь, содержащий блок управления, первый и второй регистры, первый и второй блоки памяти, счетчик, вычитатель, триггер, элемент И и множительно-суммирующий блок, выход которого является информационным выходом преобразователя, входы кодов текущего

14014 ти, выход которого соединен с входом установки счетчика, выход которого соединен с вторым адресным входом первого блока памяти, третий выход которого соединен с входом вычитаемого вычитателя, выход инверсного разряда которого соединен с входом сброса триггера, выход которого соединен с первым входом элемента И, о т л ич а ю шийся тем, что, с целью сокращения аппаратурных затрат, повышения быстродействия преобразователя и расширения его функциональных возможностей за счет воспроизведения функций произвольного вида, выход элемента И соединен с входами управления, режимом второго блока памятии блока управления, первый выход которого соединен с синхровходами.пер-, вого и второго регистров, второй выход блока управления соединен- с входом "Выборка кристалла" второго блока памяти, третий выход блока управления соединен с тактовым входом триггера, 25 вход установки которого соединен с прямым и инверсным выходами знакового разряда вычитателя, прямой и инверсный выходы знакового разряда которого соединены с соответствующими 1д входами управления реверсом счетчика, выход которого соединен с входом данных второго блока памяти, четвертый и пятый выходы блока управления соединен с синхровходами счетчика и

35 первого блока памяти, инверсный выход знакового разряда вычитателя соединен с вторым входом элемента И.

/9 6

2. (1реобразователь по и. 1, о т л и ч а ю шийся тем, что блок управления содержит постоянный запоминающий узел, счетчик, управляемый делитель частоты, элемент И и триггер, вход установки которого является входом запуска преобразователя, вход сигнала конца преобразования которого соединен с инверсным выходом триггера, прямой выход которого соединен с первым входом элемента И, выход которого соединен с информационным входом управляемого делителя частоты, выход которого соединен со счетным входом счетчика, выход которого соединен с первым адресным входом постоянного. запоминающего узла, выходы с первого по третий разрядов которого являются с первого по третий выходами блока управления соответственно, вход управления режимом которого соединен с вторым адресным входом постоянного запоминающего узла, выход четвертого разряда которого соединен с входом сброса старшего разряда счетчика, вход сброса которого соединен с входом сброса триггера и выходом пятого разряда постоянного запоминающего узла, выходы с шестого по седьмой разрядов которого являются с четвертого по шестой выходами блока управления, тактовый вход которого соединен с вторым входом элемента И, выход кода коэффициента деления постоянного запоминающего узла соединен с управляющим входом управляемого делителя частоты.

1401479

Составитель Н.Матвеев

Техред М.Ходанич Корректор Л.Пилипенко

Редактор Н.Лазаренко

Заказ 2786/48

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-ÇS, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r, Умгород, ул, Проектная, 4