Устройство асинхронного сопряжения синхронных двоичных сигналов

Устройство асинхронного сопряжения синхронных двоичных сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи . Цель изобретения - повышение точности сопряжения цифровых последовательностей . Устр-во содержит передающую и приемную части. В начале сеанса связи обеспечивается начальное фазирование приемной и передающей частей устр-ва, что необходимо для фиксации начала сверхцикла в ходе обработки передаваемой информации . Затем по циклам начинается обработка синхронных двоичных сигналов, подлежащих передаче по каналу связи с канальной частотой. Из канала связи цифровая информация поступает на вход приемной части устр-ва, где осуществляется обработка информации на частоте «быстрых тактовых импульсов, и полученные синхронные двоичные сигналы считываются в абонентскую линию потребителю информации . Цель достигается за счет учета влияния девиации частоты следования импульсов цифровых последовательностей. 2 ил. §

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 Н 04 J 300

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4132219/24-09 (22) 08.! 0.86 (46) 07.06.88. Бюл. № 21 (71) Ленинградский электротехнический институт связи им. проф. М. А. Бонч-Бруевича (72) А. Н. Глухов, Ю. В. Ларин, В. Н. Поляков и А. В. Финагентов (53) 621.394.14 (088.8) (56) Авторское свидетельство СССР № 1285608, кл. Н 04 J 3/00, 1984. (54) УСТРОЙСТВО АСИНХРОННОГО СОПРЯЖЕНИЯ СИНХРОННЫХ ДВОИЧНЫХ

СИГНАЛОВ (57) Изобретение относится к электросвязи. Цель изобретения — повышение точности сопряжения цифровых последовательностей. Устр-во содержит передающую и

„„SU„„1401629 A 1 приемную части. В начале сеанса связи обеспечивается начальное фазирование приемной и передающей частей устр-ва, что необходимо для фиксации начала сверхцикла в ходе обработки передаваемой информации. Затем по циклам начинается обработка синхронных двоичных сигналов, подлежащих передаче по каналу связи с канальной частотой. Из канала связи цифровая информация поступает на вход приемной части устр-ва, где осуществляется обработка информации на частоте «быстрых» тактовых импульсов, и полученные синхронные двоичные сигналы считываются в абонентскую линию потребителю информации. Цель достигается за счет учета влияния девиации частоты следования импульсов цифровых последовательностей. 2 ил.

1401629

10

20

Изобретение относится к электросвязи и может использоваться для асинхронного ввода-вывода синхронных двоичных сигналов в цифровые тракты систем с импульсно-кодовой модуляцией, дельта-модуляцией и другими цифровыми методами модуляции.

Цель изобретения — повышение точности сопряжения цифровых последовательностей за счет учета влияния девиации частоты следования импульсов этих последовательностей.

На фиг. 1 представлена структурная электрическая схема передающей стороны устройства асинхронного сопряжения синхронных двоичных сигналов; на фиг. 2 структурная электрическая схема приемной стороны устройства.

Устройство содержит на передающей стороне первый RS-триггер 1, датчик 2 комбинации начального дозирования, фазовый компаратор 3, кодер 4 фазы, регистр 5 сдвига, делитель 6 частоты на m, первый элемент И 7, второй RS-триггер 8, второй элемент И 9, делитель 10 частоты íà N, уп равляемый распределитель 11 импульсов, датчик 12 фазирующей комбинации, цифровой вычитающий блок 13, блок 14 формирования быстрых тактовых импульсов, третий элемент И 15, блок 16 памяти, элемент

ИЛИ 17, а на приемной стороне — блок

18 фазирования по циклам, декодер 19 комбинации начального фазирования, коммутатор 20, регистр 21 сдвига, делитель 22 частоты на m, RS-триггер 23, элемент И 24, блок 25

;:и м яти, цифровой суммирующий блок 26, формирования быстрых тактовых нм,,,::в, управляемый распределитель 28, им:, льсои, декодер 29 фазы и блок 30 фазовой автоподстройки частоты.

Устройство работает следующим образом.

В ачале сеанса связи íà R-входы первого и второго 8 RS-триггеров подается сигнал подготовки K запуску устройства. !

1>слс этого первый элемент И 7 фик:.ирул момент совпадения одного из импульсов канальной частоты t„c импульсом тактовой частоты f, и формирует единичный сигнал на своем выходе. Этот сигнал переводит второй RS-триггер 8 в единичное состояние, в результате чего с выхода второго RS-триггера 8 на датчик 2 комбинации начального фазирования, а также на делитель 10 частоты и на второй 9 и третий

15 элементы И направляется единичный сигнал запуска устройства. Под действием этого сигнала второй 9 и третий 15 элементы И разрешают подачу на блоки устройства соответственно канальных и тактовых импульсов, а делитель 10 частоты формирует опорные импульсы частоты (/N.

В свок очередь, датчик 2 под действием сигнала запуска формирует комбинацию начального фазирования из (N — 1) элементов, которая через элемент ИЛИ 17 направляется в канал связи. Будучи принятой на приеме, эта комбинация обеспечивает начальное фазирование приемной и передающей частей устройства сопряжения, что необходимо для фиксации начала сверхцикла в ходе обработки передаваемой инфор маци и.

После передачи комбинации датчик 2 отключается. Для этого используется первый опорный импульс с выхода делителя

10 частоты, который переводит в единичное состояние первый RS-триггер 1, а тот своим единичным выходным сигналом отключает датчик 2.

С подачей первого опорного импульса с выхода делителя 10 частоты на блоки передающей части устройства начинается обработка синхронных двоичных сигналов, подлежащих передаче по каналу связи с канальной частотой 4. Фазовый компаратор

3 под действием опорных и тактовых импульсов, поступающих на его отдельные входы, формирует аналоговый сигнал рассогласования между опорным и следующим вслед за ним тактовым (управляющим) импульсами. Этот сигнал обрабатывается кодером 4 фазы и в виде двоичной кодовой группы записывается в регистр 5. Количество ячеек этого регистра 5 вдвое превышает число разрядов кодовой группы с выхода кодера 4 фазы. Поэтому в первом цикле передачи кодовая группа сигнала рассогласования занимает одну половину ячеек регистра, тогда как в другой записаны нули.

Сигналы обеих половин регистра 5 направляются в цифровой вычитающий блок

l3, где осуществляется их вычитание в двоичном коде. Для обработки информации используются быстрые тактовые импульсы с выхода блока 14, частота следования которых превышает канальную частоту 1„не менее, чем в 2" раз. Разностный цифровой сигнал и знаковый сигнал разности с выхода цифрового вычитающего блока 13 записываются в соответствующие ячейки блока 16. В этот же блок 16 записываются кодовая комбинация с выхода датчика 12, а также синхронные двоичные сигналы. Для записи синхронных двоичных сигналов в соответствующие ячейки блока 16 используются тактирующие импульсы с выходов управляемого распределителя 11, который запускается управляющим импульсом с второго выхода фазового компаратора 3.

Информация, записанная в ячейках блока 16, считывается оттуда в канал связи через элемент ИЛИ 17 последовательностью канальных импульсов частоты 4.

Во втором цикле передачи данного сверхцикла операция обработки сигнала рассогласования и формирования служебной кодовой группы повторяется с той лишь разницей, что информация с выхода кодера 4 фазы. записанная в первую группу

1401629 l0

Формула изобретения ячеек регистра 5 в первом цикле передачи, переписывается в его вторую группу, а на ее место записывается информация второго цикла передачи. Сравнение блоком 13 этих кодовых групп позволяет ему сформировать во втором цикле передачи кодовую комбинацию разностного сигнала рассогласования.

В третьем цикле передачи первая группа ячеек регистра 5 отводится под информацию о рассогласовании сопрягаемых последовательностей в этом цикле, тогда как вторая группа ячеек — под информацию второго цикла передачи и т.д., т.е. от цикла передачи к циклу информация одной половины регистра 5 переписывается во вторую половину и стирается только в следующем цикле. В последнем (m-м) цикле передачи данного сверхцикла после обработки быстрыми тактовыми импульсами информации, записанной в регистре 5, все ячейки последнего обнуляются сигналом с выхода делителя частоты 6, следующим с часто1п той — 1, Из канала связи цифровая информация поступает на вход приемнои части устроиства сопряжения. В начале сеанса связи декодер 19 принимает и обрабатывает соответствующую кодовую группу и формирует на своем выходе единичный сигнал, который переводит RS-триггер 23 в единич- 30 ное состояние, сохраняющееся до конца сеанса. Единичный выходной сигнал с выхода

RS-триггера 23 открывает элемент И 24 для прохождения информации из канала связи на коммутатор 20. В частности, на коммутатор 20 поступает фазирующий импульс, З5 следующий непосредственно за комбинацией начального фазирования, т.е. íà N-й позиции цикла передачи. Он направляется в блок 18, управляющий выход которого соединен со сдвигающим входом коммутатора 20. Благодаря сигналам на этом входе 40 гарантируется появление на i-м выходе коммутатора 20 именно i-го импульса в пределах цикла передачи.

Информационные выходы коммутатора 20, с первого по (n+1)-й, подключены к соответствующим входам блока 25. Служебные выходы коммутатора 20, с (п+2) -го по (N — 1)-й,подключены к входам регистра 21. Запись служебных сигналов в регистр 21 осуществляется на частоте быстрых тактовых импульсов, поступающих из блока 27. Последний выполнен аналогично одноименному блоку 14, входящему в состав передающей части устройства сопряжения.

Служебная кодовая группа направляется из ячеек регистра 21 в цифровой суммирующий блок 26, где с учетом знакового разряда определяется кодовая группа фазового рассогласования соответствующего цикла передачи.

Обработка информации в цифровом суммирующем блоке 26 также осуществляется на частоте быстрых тактовых импульсов.

Сигналы с выхода цифрового суммирующего блока 26 направляются в декодер 29 фазы, который восстанавливает временное положение управляющего импульса для данного цикла передачи. Этот импульс используется для регенерации тактовой частоты в блоке 30 фазовой автоподстройки частоты.

Восстановленной тактовой частотой 1,- с выхода блока 30 тактируется управляемый распределитель 28 импульсов. Под действием импульсов, следующих с восстановленной тактовой частотой 1,, на выходах управляемого распределителя 28 синхронные двоичные сигналы из ячеек блока 25 считываются в абонентскую линию потребителю информации.

После окончания обработки служебной информации в последнем (m-м) цикле передачи данного сверхцикла регистр 21 обнуляется им ихльсами частоты — " — —, постут N лающими с выхода делителя 22 частоты.

Устройство асинхронного сопряжения синхронных двоичных сигналов, содержащее на передающей стороне кодер фазы. регистр сдвига, датчик фазирующей комбинации, делитель частоты на N, первый RS-триггер, последовательно соединенные первый элемент И, второй RS-триггер, второй элемент И, датчик комбинации начального фазирования и элемент ИЛИ, а также последовательно соединенные третий элемент И, фазовый компаратор, управляемый распределитель импульсов, управляющий вход которого соединен с первым входом фазового компаратора, и блок памяти, вход записи кодовой комбинации которого подключен к выходу датчика фазирующей комбинации,при этом R-входы первого и второго

RS-триггеров объединены между собой, а

S-вход первого RS-триггера соединен с выходом делителя частоты на N, первый вход которого является входом канальной частоты устройства и соединен с вторым входом второго элемента И и первым входом первого элемента И, второй вход которого является входом тактовой частоты устрой- . ства и соединен с первым входом третьего элемента И, второй вхоl которого соединен с вторым входом делителя частоты на N, первым входом второго элемента 1! и запускающим входом датчика комбинации начального фазирования. вход «Сброс» которого соединен с выходом первого RS триггера, второй выход фазового компарытора соединен с Bxoëoì кодера фазы, Hòîрой вход элемента ИЛИ подключен к выходу блока памяти, выход второго элемеп1401629 та И подключен к входу канальной частоты блока памяти, вход синхронных двоичных сигналов которого является соответствующим входом устройства, а на приемной стороне последовательно соединенные декодер комбинации начального фазирования, RS-триггер, R-вход которого является входом сигнала окончания сеанса связи, элемент И, второй вход которого соединен с входом декодера комбинации начального фазирования, коммутатор, блок фазирования по циклам, управляющий выход которого соединен с входом сдвига коммутатора, и декодер фазы, а также последовательно соединенные блок фазовой автоподстройки частоты, управляемый распределитель импульсов, вход запуска которого соединен с входом блока фазовой автоподстройки частоты и блок памяти, информационные входы которого соединены с соответствующими выходами коммутатора, отличаюи ееся тем, что, с целью повышения 20 точности сопряжения цифровых последовательностей за счет учета влияния девиации частоты следования импульсов этих последовательностей, введены на передающей стороне блок формирования быстрых тактовых импульсов, а также делитель частоты на m, выход которого подключен к входу «Сброс» регистра сдвига, цифровой вычитающий блок, входы которого соединены с выходами разрядов регистра сдвига, а выходы — с соответствующими входами блока памяти, выход второго элемента

И соединен с входом блока формирования быстрых тактовых импульсов, выход которого подключен к объединенным входам быстрых тактов цифрового вычитающего блока и регистра сдвига, информационные входы которого соединены с выходами кодера фазы, а вход делителя частоты на m соединен с вторым входом фазового компаратора и выходом делителя частоты на

N, а на приемной стороне — регистр сдвига, блок формирования быстрых тактовых импульсов, вход которого является входом канальной частоты, делитель частоты на m, выход которого соединен с входом «Сброс» регистра сдвига, цифровой суммирующий блок, входы которого соединены с выходами разрядов регистра сдвига, а выходы с соответствующими информационными входами декодера фазы, выход которого соединен с. входом блока фазовой автоподстройки частоты, выход блока формирования быстрых тактовых импульсов соединен с объединенными входами быстрых тактовых импульсов цифрового суммирующего блока и регистра сдвига, информационные входы которого соединены с соответствующими служебными выходами коммутатора, а вход делителя частоты на m соединен с выходом блока фазирования по циклам.

1401629

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1!3035, Москва, Ж вЂ” 35. Раушская наб.. д. 4 5

Производственно-полиграфическое предприятие, г. Ужгород, l.л. 11росктиая, 4

Редактор А. Шандор

Заказ 2541/56

Составитель H. Лебедянская

Техред И. Верес Корректор О. Кравиова

Тираж 660 Подписнос