Устройство для сопряжения двух асинхронных магистралей

Устройство для сопряжения двух асинхронных магистралей

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (sO 4 6 07 F 13/00

/ 7

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ а фУт

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTPM (21 ) 4156255/24-24 (22) 04.12 ° 86 (46) 15.06..88. Бюл. № 22 (72).А,В,Анцыгин, В.И.Гречишников и Н.Я.Полонская (53) 681,325 (088,8) (56) Авторское свидетельство СССР № 1111147, кл. G 06 F 13/00, 1982.

Авторское свидетельство СССР № 1111202, кл. G 11 С 9/00, 1982. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ

АСИНХРОННЫХ ИАГИСТРАЛЕИ (57) Изобретение относится к вычислительной технике и может быть ислользовано при проектировании многомашинных вычислительных сетей и комплексов. Целью изобретения является увеличение пропускной способности сопрягаемых асинхронных магистралей с пакетной передачей данных путем устранения в них блокировок и торможения при приеме и выдаче данных за счет жесткого разделения работы буферной памяти на периоды записи и

„„SU,„, 1403083 А 1 считывания и синхронизации этих пери- одов с моментами поступления данных из первой магистрали и выдачи данных во вторую, а также обеспечением начала выдачи данных во вторую магистраль только после предварительного накопления в буферной памяти всех слоев передаваемого пакета. Поставленная цель достигается тем, что в устройство, содержащее генератор импульсов, выходной коммутатор, блок арбитража, распределитель импульсов, регистр числа, буферную память, блок управления памятью, коммутатор адреса, коммутатор; числа, счетчик записи, счетчик считывания, блоки хранения сигналов подтверждения приема и выдачи, дешифратор и элемент И, введены два элемента И, счетчик пакетов, элементы ИЛИ и сравнения, триггер режима и два блока синхронизации, каждый из которых содержит три триггера, шесть элементов И и три элемента ИЛИ, соединенные определенным образом. 1 s.ï. ф-лы, 9 ил., 1 табл.

1403083

Изобретение относится к вычисли— тельной технике и может быть использовано при проектировании многомашинных вычислительных. сетей и комплексов.

Целью изобретения является увеличение пропускной способности сопрягаемых асинхронных магистралей с пакетной передачей данных путем устранения в них блокировок и торможения при приеме и выдаче данных sa счет жесткого разделения работы бу:,ферной памяти на периоды записи и считывания и синхронизации этих пери- !5 одов с моментами поступления данных

1 из первой магистрали и выдачи данных во вторую, а также обеспечением нача, ла выдачи данных во вторую магист-. ( раль только после предварительного накопления в буферной памяти всех слов передаваемого из первой магистрали пакета.

На фиг.1 приведена блок-схема устройства.; на фиг.2 — 7-функциональ- 25 ные схемы блока синхронизации, блока триггеров хранения сигналов подтверждения приема, блока триггеров хранения сигналов выдачи, блока арбитража, блока управления памятью, распреде- :!0 лителя импульсов; на фиг.8 и 9 временные диаграммы работы канала при приеме однословного пакета из первой магистрали и выдаче его во вторую магистраль.

Устройство содержит (фиг.1) каналы 1 и 2, каждый из которых содержит буферную память 3, блок упра.вления 4 памятью, счетчики 5 и 6 записи и считывания, регистр 7 числа, коммутаторы 8 и 9 числа и адреса, генератор 10 импульсов, распределитель !1 импульсов, блок 12 арбитража, блоки

13 и 14 хранения сигналов подтвержде=ния приема и выдачи, выходной коммутатор 15, дешифратор 16, элементы И

17 — 19, счетчик 20 пакетов, элемент

ИЛИ 21, элемент сравнения 22, триггер 23 режима, блоки 24 и 25 синхронизации приема и выдачи.

Устройство имеет шину 26 логического нуля, вход 27 сброса, вход 28 кода количества пакетов.„ а также магистральные входы и выходы от первой 29 и второй 30 магистралей, шины 31 данных, шины 32 и 33 сигналов выдачи адреса и данных шины 34 конца пакета, шины 35 и 36 подтверждения приема адреса и данных шины 37, занятости магистрали, входные 38 и выходные 39 шины сигнала доступа в магистраль.

Блоки 24 и 25 синхронизации (фиг,.2 ) имеют вход 40 сброса, информационный вход 41, вход 42 режима, тактовые входы 43 и 44 (третьего и четвертого синхроимпульсов) вход 45 начала обмена, вход 46 признаков адреса, вход

47 данных, вход 48 конца пакета, вход 49 сигнала выдачи данных, второй 50, первый 5! и третий 52 выходы, Блоки 24 и 25 содержат триггеры 5355,элементы И 56-61 и элементы ИЛИ

62-64.

Блок 13 триггеров хранения сигналов подтверждения приема (фиг.3) имеет вход 65 сброса, информационный вход 66, вход 67 разрешения записи, тактовый вход 68, входы 69 и 70 сигналов выдачи адреса и данных, выходы 71 и 72 сигналов подтверждения приема адреса и данных. Блок 13 содержит триггеры 73,74 и элементы И

75,76.

Блок 14 триггеров хранения сигналов выдачи (фиг.4) имеет вход 77 сброса, вход ?8 разрешения считывания, тактовый вход 79, входы 80 и

81 признаков адреса и данных, входы

82 и 83 сигналов подтверждения приема адреса и данных, выходы 84 и 85 сигналов выдачи адреса 84 и данных

85„ Блок 14 содержит триггеры 86,87,, элементы И 88,89 и элементы ИЛИ 90, 91„

Блок 12 арбитража (фиг,5) имеет вход 92 сброса, информационный вход

93,, тактовый вход 94, вход 95 признака конца пакета, вход 96 запроса, вход 97 обмена, вход 98 сигнала разрешения доступа в магистраль, первый выход 99 сигнала разрешения доступа в магистраль, второй выход 100 (разрешения выдачи)> вход-выход 101 сигнала занятости магистрали. Блок !2 содержит триггеры 11,!2,103, элемент задержки 104, генератор 105 одиночных импульсов,,элемент 106 развязки (с третьим состоянием), элементы И

1О 7-109.

Блок 4 управления памятью (фиг.6) имеет вход 110 сброса, информацион-, ный вход 111,входы 112 и 113 разрешения записи и считывания, группу тактовых входов 114,115 и 116, выходы

117 и 118 (сигналов записи и обращения)ь Блок содержит триггеры 119.

1403083

120, элементы И 121,122 и элементы

ИЛИ 123-125.

Распределитель 11 импульсов (фиг. 7) имеет вход 126 сброса и счетный вход 127, выходы первого 128, второго 129, третьего 130 и четвертого 131 синхроимпульсов. Распределитель 11 содержит сдвигающий регистр 132, регистр 133, элемент ИЛИ

134.

Устройство работает следующим образом.

Канал 1 осуществляет передачу пакетов слов из первой магистрали 29 во вторую 30 и работает как пассивный абонент первой магистрали 29 по приему из нее пакетов и как активный абонент второй магистрали 30 по выдаче в нее пакетов.

Канал 2 осуществляет передачу пакетов слов из второй магистрали 30 в первую, его работа аналогична работе канала 1, поэтому далее рассматривается работа только первого канала,l.

В исходном состоянии счетчики 5,6, 20, регистр 7, триггеры в блоках

4.12-14, 24,25 и распределителе 11 установлены в нулевое состояние сигналом с входа 27 устройства, Распределитель 11 дает на выходах

128-13! распределение импульсов, поступающих ему на вход из генератора

10, показанное на фиг.8,9, Триггер 23 задает для памяти 3 периоды записи и считывания по поступающему к нему . на счетный вход первому синхроимульсу. Блок 4 формирует сигнал обращения в буферную память 3 на триггере

120 (фиг.6) и сигнал записи в регистр 7 на триггере 119, Прохождение . этих сигналов на выходы 117,118 блока 4 клапанируется сигналами разрешения с входов 112 113, поступающими из блоков 24,25, Блок 24 согласовывает периоды записи в память 3 с моментами поступления данных из первой магистрали 29, а блок 25 — периоды считывания слов из памяти 3 с моментами выдачи их во вторую магистраль 30.

Разряды слова

N + 1 И +

1+И 2 N+3

5 кета

В буферную память 3 записываются слова с информационных шин 31, и шин сигналов выдачи адреса 32,, данных

33, и конца пакета 34, магистрали

29. Формат слова буферной памяти 3 представлен в таблице

Адрес Признак Признак Признак нли дан- адре са данных конца ные па- пакета

Рассмотрим вначале работу канала

1 при приеме пакета из первой магистрали 29 по временной диаграмме, представленной на фиг.8.

Дешифратор 16 идентифицирует адреса тех пакетов слов, которые подлежат передаче во вторую магистраль

30 из первой. На выходе элемента И 17 появится сигнал по сигналу на шине

32< при условии идентификации адреса с шин 31, дешифратором 16 и отсутствии сигнала переполнения буферной памяти 3 с элемента сравнения 22, Сигнал с выхода элемента И 17 поступает на вход 45 блока 24 (фиг.2) и устанавливает в"1"триггеры 53 и 54.

Триггер 55 установится в "1" по третьему синхроимпульсу !вход 43), в период считывания (вход 42) и после установки в "1" триггера 54 — по совпадению условий на элементе И 59, После установки в "1" триггера 55 по четвертому синхроимпульсу !вход 44) триггер 54 обнуляется !через элементы И 58 и ИЛИ 64)е

В период записи (инверсия сигнала с входа 42), при "1" триггера 55, на элементе И 61 сформируется сигнал разрешения, который через выход 50 блока 24 поступает в коммутатор 9, разрешая прохождения адреса записи из счетчика 6 в буферную память 3, в коммутатор 8, разрешая прохождение кода из информационных шин 31 магистрали 29 в буферную память 3, на управляющий записью вход буферной памяти 3 и на вход 112 блока 4, в котором разрешает прохождение сигнала обращения с выхода 1!8 на синхронизирующий вход буферной памяти 3.

Таким образом в буферную память 3 будет записано слово, состоящее из адреса принимаемого пакета и признака адреса.

Затем по четвертому синхроимпуль». су на элементе И 61 блока 24 формируется сигнал, который поступает с выхода 51 на счетный вход счетчика 5.

5 !4030 и на счетчике 5 сформируется адрес для записи следующего слова.

В блоке 13 по четвертому синхроимпульсу установится в "1" триггер

74, вырабатывающий сигнал подтверждения адреса, который через выход 71 (фиг.З) поступит на шину 35, магистрали 29.

Триггер 55 блока 24 обнулится по переднему фронту сигнала периода считывания, который поступает на вход 42, а триггер 53 находится в единичном состоянии весь цикл обме( на по приему данных из первои магист.-15 рали 29. Прием адреса иэ первой магистрали 29 в канал 1 на этом за( канчивается.

По сигналу с шины выдачи данных

33 первой магистрали 29, поступающему на вход 47 блока 24, вторично устанавливается в "1" триггер 54, а

1 затем триггер 55 и запись слова данных из первой магистрали 29 в буферную памят:ь 3 повторяется аналогично 25 записи адреса, Поскольку на фиг.8 рассматривается прием пакета, состоящего из одного слова, на шине 34, будет сигнал, указывающий, что данное слово послед- З0 нее в пакете, этот сигнал, а также сигнал с шины 31, подлежат записи в буферную память 3 и в итоге в память

3 запишется информация, состоящая из слова данных (с шин 31„ ) и признаков данных (с шины 33< ) и конца пакета (с шины 34<).

Сигнал конца пакета с шины 34 через элемент И 18 поступит на вход прямого счета счетчика 20, а также на вход 48 блока 24, где установит по заднему фронту триггер 53 s нулевое состояние, приведя тем самым блок 24 в исходное состояние.

На этом прием пакета из первой магистрали 29 заканчивается.

Работа канала 1 при выдаче пакета во вторую магистраль 30 показана на временной диаграмме фиг.9.

Когда содержимое счетчика 20 не равно О, на выходе элемента ИЛИ 21 появится сигнал, поступающий на вход

96 блока 12 (фиг,5), в котором он установит в "1" триггер !02 последний через время арбитража, задаваемое элементом задержки 104, и при условии отсутствия сигнала на шине

37 занятости второй магистрали ЗО, поступающего через вход-выход 101

83 блока 12 на вход элемента И 108, устанавливает в "1" триггер 103, выход которого через элемент 106 соединен с шиной занятости второй магистрали 37, Генератор 105 после установки триггера 103 в "1" вырабаты- вает одиночный сигнал, который через выход 100 поступает на вход 45 блока

25 (фиг.2) .и устанавливает в "1" триггеры 53 и 54.

Триггер 55 установится в "1" по третьему синхроимпульсу в период записи (вход 42) и при условии, что триггер 54 находится в "1" по сигналу с элемента И 59, Триггер 54 затем обнуляется по условию "1" триггера 55 и четвертому синхроимпульсусигналом с выхода элемента ИЛИ 64.

Сигнал разрешения считывания формируется на выходе элемента И 60, в период считывания (инверсия сигнала записи с входа 42) и при условии

"1" триггера 55, он выдается с выхода 50 и поступает на управляющий вход коммутатора 9, пропуская в память 3 адрес иэ счетчика 6, а также на вход 113 блока 4 (фиг.6), разрешая прохождение через элементы И 121, 122 сигналов, поступающих с выходов

117, 118 на синхронизирующие входы регистра числа 7 и буферной памяти.З, В результате на регистре 7 фиксируется первое число пакета, представляюmee его адрес. Выходной коммутатор

15, открытый потенциалом с выхода триггера 53 блока 25 пропускает ин) формацию из регистра 7 во вторую магистраль 30.

После считывания слов иэ памяти 3 в регистр 7 по четвертому синхроимпульсу на элементе И 61 блока 25 (фиг.2) формируется сигнал, который подается на счетный вход счетчика 6, подготавливая на нем адрес для считывания следующего слова из памяти.

Разряды регистра 7, соответствующие признакам адреса и числа постуф лают в блок !4, в котором устанавливают в "1" триггеры 86 или 87 (фиг.4)q потенциалы которых через выходы 84, 85 поступают на шины выдачи адреса

32 или данных ЗЗ второй магистрали.30.

После считывания из памяти 3 в регистр 7 последнего слова пакета данных во вторую магистраль 30 выдается потенциал с последнего разряда регистра 7, содержащего признак кон1403083 ца пакета, через выходной коммутатор

15 на шину 34, кроме того, этот сигнал через элемент И 19 поступает на вход обратного счета счетчика 20, На этом заканчивается процесс передачи пакета данных из первой магистрали 29 во вторую.

На элементе сравнения 22 происходит сравнение кода количества пакетов данных, находящихся в памяти с кодом максимально допустимого количества, задаваемого на входах 28 устройства, при превышении допустимого значения на выходе элемента сравнения 22 вырабатывается сигнал, поступающий на вход элемента И 17, запрещая прием пакетов из первой магистрали 29 в канал 1.

Формул а изобретения

1. Устройство для сопряжения двух асинхронных магистралей, содержащее два канала, каждый из которых включаетт выходной коммут ат ор, блок ар битража, регистр числа, генератор импульсов, распределитель импульсов, буферную память, блок управления памятью, коммутатор,-;адреса, счетчик . записи, счетчик считывания, коммутатор числа, блок хранения сигналов подтверждения приема, блок хранения сигналов подтверждения выдачи, дешифратор и первый элемент И, причем в каждом канале группа выходов регистра числа соединена с группой информационных входов выходного коммутатора, входом конца пакета блока арбитража, входами адреса и данных блока хранения сигналов подтверждения выдачи, тактовым входом соединенного с выходом четвертого синхроимпульса распределителя импульсов, синхровход которого подключен к тактовому входу блока арбитража и выходу генератора импульсов, выходы второго, третьего и четвертого синхроимпульсов распределителя импульсов подключены к группе тактовых входов блока управления памятью, первый и второй выходы которого подключены соответственно к синхровходам регистра числа и буферной памяти, входом адреса соединенной с выходом коммутатора адреса, первый и второй информационные входы которого соединены соответственно с выходами счетчика записи и счетчика считывания, входы сброса первой и второй магистралей, входы50 выходы, входы доступа и первые выходы блоков арбитража первого и второго каналов являются соответствующими входами-выходами, входами и выходами устройства для подключения к шинам занятости и сигналов доступа второй и первой магистралей, первые и вторые выходы блоков хранения сигналов подтверждения выдачи первого и второго каналов являются соответ5

Д которых соединены с входом сброса устройства и входами сброса блоков хранения сигналов подтверждения приема и выдачи, распределителя импульсов, регистра числа, блока управления памятью и блока арбитража, информационный вход-выход буферной памяти соединен с информационным входом регистра числа и выходом коммутатора адреса, первые информационные входы коммутаторов числа, соединенные с входами дешифраторов, в первом и втором каналах являются соответствующими входами устройства для подключения к шинам данных первой и второй магистралей, вторые информационные входы коммутаторов числа, соединенные с первыми входами первых элементов И и входами адресной синхронизации блоков хранения сигналов подтверждения приема первого и второго каналов и являются входами устройства для подключения к шинам сигнала выдачи адреса первой и второй магистралей, третьи информационные входы коммутаторов числа, соединенные с входами синхронизации данных бло ков хранения сигналов подтверждения приема первого и второго каналов, являются входами устройства для подключения к шинам сигнала выдачи данных первой и второй магистралей,,первый и вторые выходы блоков хранения сигналов подтверждения приема первого и второго каналов являются выходами устройства для подключения к шинам подтверждения приема адреса и данных первой и второй магистралей, группы выходов выходных коммутаторов, первого и второго каналов являются группами выходов устройства для подключения к шинам данных и шинам конца пакета второй и первой магистралей, четвертые информационные входы коммутаторов числа первого и второго каналов являются входами устройства для подключения к шинам конца пакета

1О ствующими выходами устройства для подключения к шинам подтверждения выдачи адреса и данных второй и первой магистралей, информационные входы блоков арбитража, блока хранения сигналов подтверждения приема и блоков управления памятью первого и второго каналов подключены к шине логического нуля, в каждом канале второй вход первого элемента И соединен с выходом дешифратора, о т л и ч а ющ е е с я тем, что, с целью увеличения пропускной способности устройства, в каждый канал введены блок синхр ониэ ации приема, бло к синхро низации выдачи, триггер режима, второй и третий элементы И, счетчик пакетов, элемент сравнения и элемент

ИЛИ, причем в каждом канале выходы второго и третьего элементов И подключены соответственно к суммирующему и вычитающему входам счетчика пакетов, группа выходов которого соединена с первой группой входов элемента сравнения и группой входов элемента ИЛИ, выходом подключенного к входу запроса блока арбитража, вход обмена. которого соединен с управляющим входом выходного коммутатора и первым выходом блока синхронизации выдачи, вход начала обмена которого соединен с вторым выходом блока арбитража,, вторая группа входов эле— мента сравнения соединена с группой входов задания количества пакетов устройства, а выход подключен к третьему входу первого элемента И, первые входы второго и третьего элементов И соединены соответственно с четвертыми информационным входом коммутатора числа и с группой выходов регистра числа, соединенной с входом конца пакета блока синхронизации выдачи, первый выход которого соединен со счетным входом счетчика считыва-.: ния, а второй выход — с первым управляющим входом коммутатора адреса, входом разрешения считывания блока управления памятью, вторым входом

5О третьего элемента И и входом разрешения считывания блока триггеров хранения сигналов подтверждения выдачи, первый выход блока синхронизации соединен со счетным входом счетчика записи, а второй выход — с входами раз- решения записи блока управления па; мятью и блока триггеровхранения сигналов подтверждения приема, вторым управляющим входом коммутатор а адре— са, вторым входом второго элемента И, управляющими входами коммутатора числа и буферной памятью, выход первого синхроимпульса распределителя импульсов соединен со счетным входом триггера режима, инверсный и прямой выходы которого соединены соответственно с входами режима блоков синхронизации приема и выдачи, первые и вторые тактовые входы которых подключены соответственно к выходам третьего и четвертого синхроимпульсов распределителя импульсов, а входы сброса . соединены с входом сброса устройства и входом сброса счетчика пакетов, второй выход блока триггеров хранения сигналов подтверждения выдачи соединен с входом сигнала выдачи данных блока синхронизации выдачи, информационный вход которого соединен с шиной логического нуля и информационным входом блока синхронизации приема, вход начала обмена которого подключен к выходу первого элемента И, вход данных и вход сигнала выдачи данных блока синхронизации приема соединен с входом устройства, подключенным к шине выдачи данных соответствующей магистрали, входы адреса и сигнала конца пакета соединены с соответствующими входами устройства, подключенными к шинам сигналов выдачи адреса и конца пакета соответствующей магистрали, входы подтверждения адреса и подтверждения данных блока триггеров .хранения сигналов подтверждения выдачи первого и второго каналов являются соответствующими входами устройства для подключения к шинам подтверждения адреса и подтверждения данных второй и первой магистрали и соединены соответственно с входами адреса и данных блока синхронизации данных тех же каналов, вход обмена блока арбитража и управляющий вход выходного коммутатора соединены с третьим выходом блока синхронизации выдачи.

2. устройство по п,1, о т л и ч аю щ е е с я тем, что блок синхронизации выдачи (приема) содержит три триггера, шесть элементов И, три элемента ИЛИ, причем синхровход и выход первого триггера соединены соответственно с выходом первого элемента И и первым входом второго эле мента И, вторым входом подключенного

1403083 к выходу первого элемента ИЛИ, а выходом — к первому входу второго элемента ИЛИ, выход которого подключен к синхровходу второго триггера, входом сброса соединенного с выходом третьего элемента ИЛИ, первый вход которого подключен к выходу третьего элемента И, первые входы четвертого, пятого и шестого элементов И соеди- що иены соответственно с первым тактовым входом режима и вторым тактовым входом блока, первый и второй входы первого элемента ИЛИ соединены соответственно с входами адреса и данных блока, первый и второй входы первого элемента И являются соответственно входом конца пакета и входом сигнала выдачи данных, вход сброса первого триггера является входом рц сброса блока и соединен с вторым входом третьего элемента ИЛИ и входом сброса третьего триггера, выходом подключенного к второму входу пятого элемента И и первому входу третьего элемента И, второй вход которого соединен с вторым тактовым входом блока, информационные входы перного-, третьего триггеров,-соединены с информационным входом блока, второй вход второго элемента ИЛИ соединен с входом начала обмена блока и установочным входом первого триггера, выход которого является третьим входом блока, второй вход четвертого элемента И соединен с выходом второго триггера, а третий вход — с входом режима блока и синхровходом третьего триггера, установочным входом соединенного с выходом четвертого элемента И, выход пятого элемента

И является вторым выходом блока и соединен с вторым входом шестого элемента И, выход которого является первым выходом блока, 1403083

1403083

1403083

1403083

1403083

1iã 1

Составитель В.Вертлиб

Техред И.Дидык Корректор И.Демчик

Редактор О.Спесивых

Заказ 2863/41

Тираж 487 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

313035, Москва, Ж-35, Раущская наб., д. 4/5

Производственно-поли ра4ическое предприятие, г. Ужгород, ул. Проектная, 4