Устройство для обработки цифровых данных

Устройство для обработки цифровых данных

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (5|) 4 G 06 F 7/48, Н 03 || 7/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, |з -

К АBTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3922135/24-24 (22) 07.07. 85 (46) 23. 06. 88. Бюл. ¹ 23 (7 1) Уфимский авиационный институт им.Серго Орджоникидзе (72) 3. N. Гафаров и P.И. Галиулин (53) 681. 325 (088. 8) (56) Авторское свидетельство СССР № 913364, кл. G 06 F 5/02, 10.07.80.

Авторское свидетельство СССР № 1200431, кл. Н 03 M 7/16, 19.06.84. (54)(57) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ

ЦИФРОВЫХ ДАННЪ|Х, содержащее элементы памяти, первый и второй переключатели, первый и второй размыкающие контакты первого переключателя соединены соответственно с первым входом записи и запрещающим входом первого элемента памяти, выход которого соединен с размыкающим контактом второго переключателя, выход второго элемента памяти соединен с замыкающим контактом второго переключателя, переключающий контакт которого соецинен с одним входом записи третье| о элемента памяти, выход которого подключен к запрещающему входу четвертого элемента памяти, входу записи второго элемента памяти и первому переключающему контакту первого переключателя, другой вход записи треть»rо элемента памяти является

„„SU„„1405048 А1 пе рвым информ аци о иным входом ус тр о йс тва, вход записи четвертого элемента памяти объединен с запрещающим входом второго элемента памяти и является вторым информационным входом утройства, тактовые входы первого, второго и четвертого элементов памяти объединены и являются первым тактовым входом устройства, тактовый вход второго элемента памяти объединен с вторым переключающим контактом первого переключателя и является вторым тактовым входом устройства, выход четвертого элемента памяти является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области при- ф менения путем обеспечения преобразования кода Баркера в двоичный код, в него введеиы третий и четвертый переключатели, замыкающие контакты которых подключены соответственно к второму информационному входу устройства и выходу первого элемента памяти, переключающие контакты третьего и четверто- ф го переключателей соединены соответственно с вторым входом записи перво в Яд

ro и с выходом четвертого элементов .памяти, размыкающие контакты третье- р го и четвертого переключателей под— ключены соответственно к третьему информационному входу устройства и к выходу второго элемента памяти.

1405048

Изобретение относится к автоматике вычислительной технике и может быть использовано при обработке универсальных систем обработки цифровой инфорации, в частности при моделировании аботы преобразователей типа перемеение-код, используемых в системах правления подвижными звеньями роботов-манипуляторов. 10

Цель изобретения — расширение функиональных возможностей путем обесечения преобразования кода Баркера в двоичный код.

На чертеже приведена функциональая схема устройства.

Устройство содержит элементы 1-4 памяти, переключатели 5-8, тактовые входы 9-11 элементов 1-3 памяти, тактовый вход 12 устройства, тактовый 20 вход 13 элемента 4 памяти, тактовый вход 14 устройства, первый вход 15 записи и запрещающий вход 16 элемента

1 памяти, первый 17 и второй 18 размыкающие контакты переключателя 5, первый 19 и второй 20 переключающие контакты переключателя 5, выход 21 элемента 4 памяти, первый 22 и второй

23 входы записи элемента 4, первый информационный вход 24 устройства, переключающий 25, размыкающий 26 и замыкающий 27 контакты второго переключателя 6, выходы 28 и 29 соответственно элементов 1 и 3 памяти, запрещающий вход 30 элемента 2 памяти, вход 31 записи элемента 3 памяти, вто

35 рой информационный вход 32 устройства, запрещающий вход 33 элемента 3 памяти, вход 34 записи и выход 35 элемента 2 памяти, выход 36 устройства, переключающий 37, замыкающий 38 и размыкающий 39 контакты третьего переключателя 7, второй вход 40 записи элемента 1 памяти, третий информационный вход 41 устройства, размыкающий

42, переключающий 43 и замыкающий 44 контакты четвертого переключателя 8. г

Элементы 1-4 памяти служат для приема, хранения и выдачи в определенные моменты времени единицы (1 бит) информации. Если на вход записи поступает сигнал "1", элемент памяти запоминает информацию путем перехода в новое (единичное) состояние. Данная

55 информация может быть считана с элемента памяти путем подачи сигнала считывания на тактовый вход элемента памяти. При этом на его выходе появзначения i-го и (+1)го разрядов двоичного кода; значения сигналов подразрядов А и В (i+1)го разряда, что соответствует следующему правилу преобразования: если в i-м разряде считан "0, то в (i+1) м разряде считывание осуществляется с чувствительного элемента подразряда А преобразователя перемещение †к, если в -м разряде считана

"1", то в (+1)-м разряде считывание осуществляется с чувствительного элемента подразряда В преобразователя перемещение-код. где Р;

А. в 61 .

Последовательность работы элементов устройства следующая. ляется сигнал " 1", а сам элемент памяти возвращается в исходное (нулевое) состояние. Если в момент записи информации на запрещающий вход элемента также подан сигнал, запись " 1" в элемент памяти не производится.

При наличии у элемента памяти двух входов записи и запрещающего входа он может быть использован для реализации (на входе) логической операции конъюнкции. При этом входные переменные на входы записи и тактовый сигнал на запрещающий вход элемента памяти подаются одновременно. При объединении выходов двух элементов памяти на их общем выходе реализуется логическая операция дизъюнкция. Элементы памяти могут быть выполнены, например, на магнитно-диодных, магнитно-транзисторных или магнитно-магнитных элементах.

При работе устройства в режиме код Баркера- . двоичный код замыкаются контакты 17, 19 и 18, 20 переключателя 5, контакты 25 и 26 переключателя

6, контакты 37 и 39 переключателя 7 и контакты 42 и 43 переключателя 8.

При этом в нем реализуется логическая функция вида

1405048

0=0 °

Перед началом преобразования в момент времени t все элементы 1-4 о памяти устанавливаются в исходное (нулевое) состояние (схема установки

"0" не показана). В следующий момент с поступлением тактового импульса t<

Э на вход 12 производится считывание информации с элементов 1 и 2 памяти ссо ветственно по их входам 9 и 10, Так как, последние при этом находятся в исходном состоянии "О", импульс на выходе 36 отсутствует, что соответствует Ро =О.

В следующий момент t на вход 14 поступает импульс второго такта, а на входы 32 и 41 устройства подаются соответственно информационные сигналы

А „и В „. При этом, если А,=В „=1, то на входы 32 и 41 подаются соответствующие им импульсы, поступающие на входы 34 и 40 элементов ? и 1 памяти.

Так как Ро=О, запрет записи информации в элемент 2 памяти по его входу

30 отсутствует и последний переходит в состояние "1" (т. е. Р, A „=1. 1=1) .

Элемент 1 памяти при этом сохраняет исходное состояние "О", так как импульс второго такта по входу 15 запрещает запись в него информации (т.е.

PoB„=O .1 = О).

В новом такте t. производится считывание информации с элементов 1 и 2 памяти. При этом элемент 2 памяти возвращается в состояние "0", а на. его выходе 35 возникает импульс, поступающий на выход 36 устройства и записывающий " 1" в элемент 4 памяти по его входу 23. Следовательно, при этом на выходе 36 устройства. реализуется логическая операция дизъюнкция:

Р1 Р AV Pî В1 1 V 0=1 °

Если же А„= 1 и B„=O, то в такте

tz информационный сигнал поступает только на вход 32 устройства. В результате элемент 2 памяти переходит в состояние " 1", а элемент 1 сохраняет исходное состояние "О". В новом такте t„ H bi o e 36 T oH реализуется логическая операция дизъюнкЦИЯ .. оА1У Р, B,= 1 .1 У О ° О = 1.

Если A 0 и В,=О, то в такте информационный сигнал "1" поступает только на вход 41 устройства. Однако при этом импульс второго такта по входу 16 запрещает запись "1" в элемент

1 памяти. В результате в новом такте на выходе 36 сигнал "1" отсутствует:

Р„=РАУРВ,=10Ч01 =0.

10 Если А, =В, = О, то в обоих тактах и tz элементы 1 и 2 памяти сохраняют свое исходное состояние 0" и на выходе 36 устройства имеем

Р, Р А„Ч P В, =1 О V О О=О.

Следовательно, в начале работы устройства (т.е. при Pp= О) считывание всегда осуществляется с чувствитель20 ного элемента подразряда А.

В новом такте t z на входы 32 и 41 устройства подаются информационные сигналы, соответствующие А z H Bz.

Если А = В =1 и Р„= 1, то сигнал

"1" с выхода 21 элемента 4 памяти запрещает по входу 30 запись 1 в элемент 2 памяти. Суммарное действие сигналов Р„=l и В,=l соответственно

30 на входах 15 и 40 превыпает действие второго тактового сигнала на входе 16, благодаря чему в элемент 1 памяти записывается "1". В результате в следующем такте на выходе 36 устройства имеем

Р = Р, А Ч Р„В =О 1 Ч 1. 1 = 1 °

40 Если А О, Б = 1, Р,= l, то "1" в такте t < записывается только в элемент 1 памяти, в результате чего на выходе 36 устройства имеем

45 Pz= P A2V P)Bz =О О V 1 1= 1.

Если Az=l, В z=O P =1, то в такте

t z элементы l и 2 памяти сохраняют свое исходное состояние "О", так как

50 под действием сигнала Р,=l с выхода

21 элемента 4 памяти запрещается запись информации на элемент 2 памяти, а действие этого сигнала по входу 13 оказывается недостаточным для пере— вода элемента 1 памяти в состояние

"1". Б результате в такте t íà выходе 36 устройства имеем!

405

Следовательно, если Р, =1, считыва ние при любых А и В осуществляется только с чувствительного элемента В преобразователя перемещение-код.

Приведенные примеры показывают, что устройство правильно работает при любых значениях А, .В и P.

При работе устройства в данном режиме вход 24 и элемент 3 памяти не используются, При работе устройства в режиме коД Грея двоичный код замыкаются контакты 25 и 27 переключателя 6 и 2о контакты 43 и 44 переключателя 8 (состояние переключателей 5 и 7 безразлично). При этом входы 24 и 41 и элемент 1 памяти устройства не используются, а на вход 32 при каждом 25 такте t подаются разряды преобразуемого кода Грея (старшими разрядами вперед), При каждом последующем такте с выхода 36 устройства снимается очередной разряд двоичного кода, который 30 также благодаря обратной связи запоминается в элементе 4 памяти. В следующем такте t < осуществляется сравнение его со следующим разрядом кода

Грея (путем сложения по модулю два на элементах 2 и 3 памяти) .

Для работы устройства в режиме двоичный код - код Грея достаточно замкнуть контакты 25 и 26 переключателя б, контакты 37 и 38 переключате- 40 ля 7, контакты. 43 и 44 переключателя

8 и разомкнуть контакты 17, 19, и 18, 20 переключателя 5. При этом входы

24 и 41 устройства также не используются, а на вход 32 при каждом такте подаются разряды преобразуемого двоичЕсли А=В =О, то в такте t элементы 1 и 2 сохраняют свое состояние "0" и на выходе 36 устройства имеем

Р,=Р„А,Ч Р, В, =0 0 Ч 1 0=0.

048 6 ного кода (старшими разрядами вперед).

При этом каждый разряд двоичного кода запоминается на элементе 1 памяти и далее в новом такте t 1 переписывается в элемент 4 памяти для последующего сложения по модулю два с очередным разрядом двоичного кода (на элементах 2 и 3 памяти), также поступающим на вход 32 устройства. Разряды кода Грея (старшими разрядами вперед) снимаются при каждом последующем такте t„ c выхода 36 устройства.

При работе устройства в режиме полусумматора замыкаются контакты 17, 19 и 18,20 переключателя 5, контакты

25 и 26 переключателя 6, контакты 37 и 38 переключателя 7 и контакты 43 и

44 переключателя 8. При этом вход 41 не используется, а устройство осуществляет сложение двоичного кода с единицей младшего разряда. Последняя подается на вход 24 устройства в момент и запоминается на элементе 4 памяти. В следующий момент t на вход 32 устройства поступает первый разряд двоичного кода. При этом на элементах

2 и 3 памяти реализуются логические операции "Запрет", а на элементе I памяти — логическая операция конъюнкция. В новом такте t, информация, записанная на элементе 1 памяти в качестве сигнала переноса от сложения двух разрядов, переписывается на элемент 4 памяти для последующего суммирования с очередным разрядом двоичного кода. Одновременно на объединенном выходе элементов 2 и 3 памяти реализуется логическая операция дизьюнкция, результат которой в виде результата сложения двух разрядов появляется на выходе 36 устройства, Так м образом, в устройстве обеспечивается возможность пр образования кода. Баркера и кода Грея в двоичный

"од, а также функции полусумматора.

1 405048 (np

Тираж 704

Подписи ое

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4

Редактор В. Петраш

Заказ 3106/53

Составитель О. Ревинский

Техред: М.Дидык Корректор Л. Пилипенко