Устройство для вычисления обратной величины нормализованной двоичной дроби

Устройство для вычисления обратной величины нормализованной двоичной дроби

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вьиислительной технике. Целью является повьшение быстродействия при вычислении обратных значений дискретных значений непрерывной функции с С1граниченным диапазоном изменения. Устройство содержит регистр 1 аргумента, матричный умножитель 2, преобразователь 3 прямого кода в обратньш, сумматор 4, сумматор-вычитатель 5, элементы НЕ 6, ИЛИ 7, И 9,10. счетчик 11, генератор импульсов 8. Преобразователь 3 и сумматор 4 образуют блок 12 аппроксимации . 1 з.п. ф-лы, 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (1) 4 0 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ)И, K ABTOPCKOMV СВИДЕТЕЛЬСТВУ g. (: -, (21) 4060924/24-24 (22) 28.04. 86 (46) 23.06.88. Бюл. № 23 (71) Институт киб ернетики им. В.М.Глушкова (72) В.К.Белик и Н.И.Коновалова (53) 681.325. 5(088. 8) (56) Авторское свидетельство СССР № 1125623, кл. С 06 F 7/38, 1983.

Авторское свидетельство СССР

¹ 1335985, кл. G 06 F 7/52,17.04.86. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ НОРМАЛИЗОВАННОЙ ДВОИЧНОЙ

ДРОБИ

„„Я0„„ 1405050 АI (57) Изобретение относится к вычислительной технике. Целью является повышение быстродействия при вычислении обратных значений дискретных зна— чений непрерывной функции с сграничен— ным диапазоном изменения. Устройство содержит регистр 1 аргумента, матричный умножитель 2, преобразователь 3 прямого кода в обратньп, сумматор 4, сумматор †вычитате 5, элементы НЕ

6, ИЛИ 7, И 9,10. счетчик 11, генератор импульсов 8. Преобразователь 3 и сумматор 4 образуют блок 12 аппроксимации. 1 з.п. ф-лы, 1 ил.

1 1405050

Изобретение относится к вычислительной технике, Цель изобретения — повышение быстродействия при вычислении обратных ,значений дискретных значений непре,рывной функции.с ограниченным диапа,зоном изменения, На чертеже показана структурная схема устройства для вычисления обрат-10 ной величины нормализованной двоичной дроби.

Устройство содержит регистр 1 аргумента, матричный умножитель 2, пре— образователь 3 прямого кода в обрат— ный, сумматор 4, сумматор-вычитатель

5, элемент НЕ 6, элемент ИЛИ 7, генератор 8 импульсов, элементы И 9 и

10, счетчик 11. Преобразователь 3 и сумматор 4 образуют блок 12 аппрокси- 2р ,мации.

Устройство работает следующим об( (разом.

В регистр 1 поступает входная величина х — двоичное число в нормали- 25 ! зованном виде, Сигналы с выхода реги, стра 1 поступают на первую группу входов умножителя 2 и на входы стар, ших разрядов преобразователя 3, на вход младшего разряда которого пода- 3р ! ется сигнал логического "0". Сигналы с выхода преобразователя 3 поступают на первую группу входов сумматора 4, на младший разряд второй группы вхо-! дов которого подается сигнал логии

5 ческой 1 . Таким образом, произво— дится аппроксимация обратной величи(1 ны функцией у = 3 — 2х -- — значе1 х ние которой получается на выходе сум-4р матора 4. Сигналы с выхода сумматора

4 подаются на первую группу входов сумматора-вычитателя 5, на вторую группу входов которого поступают нулевые сигналы с выхода реверсивного 45 счетчика 11, так как он обнулен в первоначальный момент.

Сигналы с выхода сумматора-вычитателя 5 являются выходными сигналами устройства и параллельно подаются на вторую группу входов умножителя 2, на выходе которого получают произведение z; = ху, которое оценивается на каждой итерации, т.е. начинается итерационное уточнение. Первоначально получают z = у х . i 1. Если z 1, 1 значит у = -- —. Тогда нулевой сигнал

1 х с выхода элемента ИЛИ 7 поступает параллельно на входы элементов И 9 и 10, нулевые сигналы с выходов которых блокируют счетные выходы вычитания и сложения реверсивного счетчика 11.

Следовательно, на выходе реверсивного счетчика 11 остаются нулевые сигналы.

Если z 1, то единичные сигналы с выхода старшего разряда умножителя

2 и с выхода элемента ИЛИ 7 поступают на входы элемента И 9, следовательно, с erо выхода импульсные сигналы, соответствующие сигналам от генератора

8 импульсов, поступают на счетный вход сложения реверсивного счетчика

11 (на счетный вход вычитания которого импульсы в этом случае не посту— ают). Сигналы с выхода реверсивного счетчика 11 поступают на вторую груп— пу входов (входы вычитания) сумматоравычитателя 5, уменьшая значение у

1 до тех пор, пока на выходе умножителя

2 не получится z, = 1,0,....,О, при

1 этом у„ = у„ — д, отличается от у =

1 на 2, где п — разрядность числа х °

При последующем изменении входного аргумента х в сторону увеличения (х + ах) или уменьшения,х — д х) на выходе умножителя 2 меняется код

z 71,0,...,0 или z < 1,0,...,0.

Вследствие изменения кода z и реали— зации логических операций на элементах HE 6, ИЛИ 7 и И 9 импульсы от генератора 8 поступают соответственно или на вычитающий счетный вход реверсивного счетчика 11, или на суммирующий вход. Таким образом, в устрой— стве образуется переходный процесс, удерживающий значение кода на выходе умножителя 2 в пределах z = 1,0,..., -(lli11

О+2, что отражает тот факт, что на выходе устройства установился код

1 -(n+ <) у = — - 2 . Переходный процесс х ускоряется тем,что изменяется соответственно начальное приближение у = 3-2х для нового значения аргумента х.

Формула изобретения

1. Устройство для вычисления обратной величины нормализованной дво— ичной дроби, содержащее регистр аргумента, матричный умножитель, сумматор-вычитатель счетчик, генера—

140505

Составитель В. Березкин

Редактор В.Петраш Техред M.Äèäûê Корректор С.Черни

Заказ 3106/53 Тираж 704 .Подписное

ВНИИПИ Государственного .комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 тор импульсов, первый элемент И, элемент ИЛИ и блок аппроксимации, причем выходы разрядов регистра аргумента соединены с входами первой

5 группы матричного умножителя, входы второй группы которого соединены с выходами разрядов сумматора-вычитателя, вьмод старшего разряда матричного умножителя соединен с первым 10 входом первого элемента И, выходы остальных разрядов матричного умножителя соединены с входами элемента

ИЛИ, второй вход первого элемента И соединен с выходом генератора им- 15 пульсов, третий вход первого элемента И соединен с выходом элемента ИЛИ, выход первого элемента И подключен к суммирующему входу счетчика, выходы разрядов регистра аргумента подключе- 2р ны к входам блока аппроксимации, выходы которого соединены с входами первой группы сумматора-вычитателя, входы второй группы которого соединены с выходами разрядов счетчика, а 25 выходы разрядов сумматора-вычитателя являются выходами устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия при вычислении обратных значений дискрет- 30

4 ныл значений непрерывной функции с ограниченным диапазоном изменения, в устройство введены второй элемент

И и элемент HE вход которого подключен к выходу старшего разряда матричного умножителя, а выход — к входу элемента ИЛИ и первому входу второго элемента И, второй и третий входы которого соединены с выходами соответственно rенератора импульсов и элемента ИЛИ, а выход подключен к вычитающему входу счетчика.

2. Устройство по п. 1, о т л и— ю ч а ю щ е е с я тем, что блок аппроксимации содержит преобразователь прямого кода в обратный и сумматор, выходы разрядов которого являются выходами блока, входы старших разрядов преобразователя прямого кода в обратный соединены с младшими входами блока, а вход младшего разряда соединен с шиной логического нуля, входы первой группы сумматора соединены со старшим входом блока и выходами разрядов преобразователя прямого кода в обратный, вход второй группы сумматора соединен с шиной логической единицы.