Генератор случайных чисел

Генератор случайных чисел

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в приставках к универ-- сальным ЭЦВМ для получения случайных чисел, подчиняющихся законам распределения Пирсона. Цель изобретения - расширение области применения за счет формирования случайных чисел, подчиняющихся законам распределения Пирсона. Генератор содержит датчик 1 равномерно распределенных случайных чисел, блок 2 сложения и вычитания, блок 3 умножения, блок 4 памяти,блок 5.управления, три группы 6, 7, 8 элементов ИЛИ, три злемента 9-11 ИЛИ, элемент 12 задержки и два регистра 13, 14. Поставленная цель достигается за счет введения новых блоков с соответствующими функциональными связями. 1 ил., 2 табл.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (1) 4 С 06 Р 7/58

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCKOMY СВИДЕТЕЛЬСТВУ

ЙЩдн-,;;,, j (21) 4065999/24-24 (22) 28.03.86 (46) 23.06.88. Бюл. №- 23 (72) Л.А.Мартьпценко, В.И.Запорожец, А.Е.Филюстин, В.С.Смирнов и В.Д.Боев (53) 681.3 (088.8) (56) Дроздов Е.А. и др. Многопрограммные цифровые вычислительные машины. — М.: Воениздат, 1974.

Авторское свидетельство СССР

¹ 1099319, кл. С 06 F 7/58, 1984. (54) ГЕНЕРАТОР СЛУЧАЙНЫХ ЧИСЕЛ (57) Изобретение относится к вычислительной технике и может быть использовано в приставках к универ-. сальным ЭЦВМ для получения случай„.Я0„„И05О56 А ных чисел, подчиняющихся законам распределения Пирсона. Цель изобретения — расширение области применения за счет формирования случайных чисел, подчиняющихся законам распределения

Пирсона. Генератор содержит датчик 1 равномерно распределенных случайных чисел, блок 2 сложения и вычитания, блок 3 умножения, блок 4 памяти, блок

5 управления, три группы 6, 7, 8 элементов ИЛИ, три элемента 9-11 ИЛИ, элемент 12 задержки и два регистра

13, 14. Поставленная цель достигается за счет введения новых блоков с соответствующими функциональными связями. 1 ил., 2 табл.

1405056

Изобретение относится к вычислительной технике и может быть использонано в приставках к универсальным

ЭЦВМ для получения случайных чисел, подчиняющихся законам распределения

Пирсона.

Цель изобретения — расширение об, ласти применения за счет формирова,ния случайных чисел, подчиняющихся законам распределения Пирсона. !

На чертеже показана структурная

; схема генератора случайных чисел.

Генератор содержит датчик 1 рав-! номерно распределенных случайных чи5 сел, блок 2 сложения и вычитания, блок 3 умножения, блок 4 памяти, блок

5 управления, группы 6-8 элементов

ИЛИ, элементы ИЛИ 9-11, элемент 12 задержки, регистры 13 и 14.

Блок 5 управления содержит элемент ИЛИ 15 счетчик 16, дешифратор

j 17, элементы ИЛИ 18-27, элементы И, 28-30, элемент ИЛИ 31, элемент 32-35 задержки, элемент НЕ 36, элемент ИЛИ

37, триггеры 38-40.

Генератор работает следующим об разом.

Последовательность выполнения one(, раций приведена в табл. 1.

В регистр 13 записывается код признака закона распределения (коды адресов величин даны в табл.2), и по сигналу, поступающему на вход "Пуск" генератора начинается его работа. Код

Зr ! признака закона распределения и код, определяемый состоянием триггеров

38-40, определяет адрес тай или иной величины, хранящейся в блоке 4 памяти.

Под воздействием сигнала запуска в счетчике 16 устанавливается код

0001, на первом выходе дешифратора 17 появляется сигнал, который запускает датчик 1, а также устанавливает триг—

45 геры 38 — 40 в состояние 001. Сигнал с первого выхода дешифратора, кроме того, проходит че ре з элемен ты ИЛИ 1 8 и

22 на блок 4 памяти и запускает его на считывание величины Г (гп) для рас-50 пределения, например, 1. Величина

F (m) из блока 4 заносится в блок 2 под действием сигнала с первого выхо— да, поступающего на. блок 2 через элемент 32 задержки и элемент ИЛИ. 55

Работа датчика 1 завершается появлением случайного числа g на его информационном выходе. Число о заносится н блок 2. Сигнал с выхода окончания формирования чисел датчика 1 устанавливает также в счетчике 16 код 0002. На втором выходе дешифратора 17 появляется сигнал, который запускает блок 2 через элемент ИЛИ 25 на выполнение вычитания.

Одновременно по этому сигналу триггеры 38-40 устанавливаются в состояние 002, из блока 4 считывается р и заносится в блок 3.

После выполнения вычитания на выходе окончания вычитания 7„ заносится в блок 3. Сигналом с элементов И. 28 и ИЛИ 21 триггеры 38-40 устанавливаются в состояние 003, сигналом с элемента 33 задержки запускается блок

4 памяти и н него записывается также результат вычитания

Сигнал с выхода окончания сложения и вычитания блока 2 устанавливает в счетчике 16 код 0003. Под действием сигнала с третьего выхода запускается блок 3, триггеры 38 — 40 устанавливаются в состояние 004, из блока 4 считывается Р и заносится в блок 2.

Результат умножения Z„ по сигналу с выхода окончания умножения блока 3 заносится в блок 2. Теперь сигнал появляется на четвертом выходе дешифратора 17 и запускает блок 2 на вы— полнение операции сложения через элемент ИЛИ 31 ° Одновременно триггеры

38-40 устанавливаются в состояние

003, из блока 4 памяти считывается и заносится в блок 3.

После операций блоком 2 результат

Z< под действием сигнала с выхода окончания сложения и вычитания блока 2 заносится в блок 3. В счетчике

16 фиксируется код 0005. Сигнал с пятого выхода дешифратора 17 пускает блок 3.

Результат умножения 7. заносится вновь в блок 3 под действием сигнала с выхода элемента И 29. С элемента

35 задержки сигнал проходит через элемент ИЛИ 22 на блок 4 и запускает его на чтение. Считанное ) зано1 сится в блок 3. Сигнал с элемента

32 задержки устанавливает триггеры

38-40 н состояние 004, а в счетчике 16 — код 0006 (так как ..а пятом выходе дешифратора 17 меется сигнал, то на выходе элемента НЕ 36— низкий уровень и он закрывает элемент ИЛИ 37).

1405056

Сигнал с шестого выхода дешифратора 17 запускает блок 3, а также устан авлив ае т триггеры 38-40 в со стояние 005. Из блока 4 считывается р и заносится в блок 2.

После умножения Z4 заносится в блок 2. В счетчике 16 устанавливается код 0007. Сигнал с седьмого выхода запускает блок 2. Одновременно триггеры 38-40 устанавливаются в состояние 003, из блока 4 считывается Д, и заносится в блок 3.

Результат вычитания Z фиксируется в блоке 3. Сигнал с выхода окончания сложения и вычитания блока 2 вызывает сигнал на восьмом выходе дешифратора 17, который запускает блок 3, триггеры 38-40 устанавливаются в состояние 006, из блока 4 считывается m и заносится в блок 2.

После умножения Z заносится тако же в блок 2.

Сигнал с девятого выхода дешифратора 17 запускает блок.2 на выполнение операции сложения. Триггеры

38-40 устанавливаются в состояние

007. Результат операции сложения х заносится в блок 4 памяти. На десятом выходе дешифратора 17 появляется сигнал, который записывает сформированное число в регистр 14, выход которого является выходом генератора.

Сущность изобретения состоит в следующем.

Известно, что уравнение и соотношений

D х = —,;

d 1 F

dx F F3

D к=в

15 (3) D х=-.

d — -(Г

--) =

dx

В х! = О, (Хо)

D xI хо F+(х ) 45 и т.д.

Выбирая в качестве опорной точки х0 = m, можно получить

z 8+1

b =-Ь

$-2 (2) F (х), Ьох,+Ь, х +Ь

2Ьо хо+Ь

F (+0) 2 () (ь х,+ь1 х +Ь2)2

Г („) = — — — — — — — — F (х), (1) (х-ш) Ь +Ь„+ b„ где Ь; (з. = О, 1, 2) — параметры

m — мода распределения, является уравнением Пирсона.

Зависимости, определяющие связь между Ъ и параметрами аппроксими1 рующего распределения, имеют вид

1 6Рэ S+2

Ьо = — -, b

82 " 2

6 (р - Аз-1) . где S

Зрз-2р4+6 р1, — центральные моменты k-ro порядка.

На практике при аппроксимации эмпирических распределЕний вычисляют первые четыре момента и, используя выражения (2), определяют оценки параметров уравнений Пирсона.

С помощью рядов вида

5 ; — Со(-F (х о)3

1 х = — — — -- — -D х1 =о 1х, 1 -- 3 "2

20 ° з (F F -3F F ) и т.д. может быть разработан алгоритм, позволяющий преодоле ть трудности прямого моделирования распределе25 ний, аппроксимированных кривыми Пирсона. Так как распределения заданы дифференциальным уравнением (1), причем граничные условия F (- оо) = О, F (сю ) = 1, то из формул (3) и сисЗО те

Г (х) =О, 4(Г (х,„), F (х ), х,„)= О следуе т, что

D x

iх. Г(х )

d Г (х-m) Г (х) — —,— — — — Г() =

50 о dx (Ъох +Ь„х+Ь (41

Тем самым определяется структура моделирующе го алгоритма, обе спечи. 1405056 вающего имитацию распределений Пирсона (,(-Е())з

3! 5 х = m+(3 -Е(ш)) 1

F (m) х

1 (5)

F (m) (b,m +Ъ„т+Ъг) (d -Г(ш)1 2 (2Ь,тп+Ь g)

4! (Ьошг+Ь,т+Ь ) г F (m)

| (Если обозначить (вычисляемые за— ранее постоянные коэффициенты) 10

1

Г

7 (m) (b,m +Ь ш+Ьг) 2Ь m+b <

J

12F (m) (Ъ, m +b„m+b ) 20

1 и "3

F (m) то зависимость (5) преобразуется к виду 25 хоп+ Л, (1 Л, ((Ъ, + Л „, ц, Л, = с(— F(m). ( где ( Формула и з о б р е т е н и я

Генератор случайных чисел, содер( жащий датчик равномерно распределен ных случайных чисел, о т л и ч а— ю шийся тем, что, с целью расширения области применения за счет ,формирования случайных чисел, подчи( няющийся законам распределения Пирсо1 на, он содержит блок памяти, блок сложения и вычитания, блок умножения, три группы элементов ИЛИ, три элемен- 40 та ИЛИ, элемент задержки, блок управления, который включает тринадцать элементов ИЛИ, счетчик, дешифратор, элемент НЕ, четыре элемента задержки, три триггера, три элемента И, причем выход первого элемента ИЛИ блока управления соединен со счетным входом счетчика, выход которого соединен с входом дешифратора, первый выход которого соединен с входом "Пуск датчика равномерно распределенных случайных чисел, второй выход дешифратора соединен с первыми входами второго и третьего элементов ИЛИ и пер-. вого элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с входом установки в "0" первого триггера, выход кс торого соединен с первым адресным входом блока памяти, третий выход дешифратора соединен с первым входом пятого элемента ИЛИ, выход которого подключен к входу

"Пуск" блока умножения, четвертый выход дешифратора соединен с вторым входом третьего элемента ИЛИ, выход котороro через первый элемент задержки соединен с первым входом записи блока умножения, пятый выход дешифратора соединен с первым входом второго элемента И, выход которого через второй элемент задержки соединен с первым входом шестого элемента ИЛИ, выход которого соединен с входом чтения блока памяти, шестой выход дешифратора соединен с вторым входом пятого элемента ИЛИ, третий вход которого соединен с пятым выходом дешифратора и через элемент НЕ соединен с первым входом седьмого элемента ИЛИ, выход которого соединен с первым входом первîro элемента ИЛИ, второй вход которого является входом нПуск" генератора, седьмой выход дешифратора соединен с вторым входом второго элемента ИЛИ, выход которого соединен с входом разрешения блока сложения и вычитания, восьмой выход дешифратора соединен с четвертым входом пятого элемента ИЛИ и подключен к второму входу шестоro элемента ИЛИ, третий вход которого соединен с четвертым выходом дешифратора и подключен к второму входу четвертого элемента

ИЛИ, третий вход которого соединен с четвертым входом шестого элемента

ИЛИ, третьим входом третьего элемента ИЛИ и соединен с седьмым выходом дешифратора, девятый выход которого соединен с первым входом восьмого элемента ИЛИ, выход которого соединен с входом задания режима блока сложения и вычитания, выход девятого элемента ИЛИ соединен с пятым входом шестого элемента ИЛИ и подключен к первому входу десятого элемента

ИЛИ, второй вход которого соединен с третьим входом первого элемента

ИЛИ и подключен к выходу третьего элемента задержки, вход которого соединен с выходом второго элемента задержки, первый, второй, третий, четвертый и пятый входы девятого элемента ИЛИ соединены соответственно с первым, вторым, третьим, шестым и девятым выходами дешифратора, восьмой выход которого соединен с вход

1405056 установки в "1" первого триггера и входом установки в "0" второго триггера, вход установки в "1" которого соединен с первым входом одиннадцатого элемента ИЛИ, выход которого соединен со счетным входом триггера, выход которого соединен с вторым адресным входам блока памяти, третий адресный вход которого соединен с прямым выходом второго триггера, счетный вход которого соединен с выходом десятого элемента ИЛИ, выход четвертого элемента задержки соединен с первым входом двенадцатого элемента

ИЛИ, выход которого соединен с входом записи блока памяти, второй вход двенадцатого элемента ИЛИ соединен с выходом третьего элемента И, первый вход которого соединен с девятым выходом дешифратора, второй вход третьего элемента И соединен с вторым входом первого элемента И, четвертым входом первого элемента ИЛИ и выходом окончания сложения и вычитания блока сложения и вычитания, пятый вход первого элемента ИЛИ соединен с выходом окончания формирования чисел датчика равномерно распределенных случайных чисел, второй вход второго элемента И соединен с вторым входом седьмого элемента ИЛИ и подключен к выходу окончания умножения блока умножения, первый выход дешифратора соединен с первым входом тринадцатого элемента ИЛИ, выход которого сое.динен с первым входом записи блока сложения и вычитания, второй вход тринадцатого элемента ИЛИ соединен с выходом конца операции блока умножения, второй вход восьмого элемента

ИЛИ соединен с четвертым входом дешифратора, информационные разрядные выходы датчика равномерно распределенных случайных чисел соединены с первыми выходами соответствующих элементов ИЛИ первой группы, вторые входы элементов ИЛИ первой группы соединены с соответствующими разрядными выходами блока памяти, первой группой информационных входов блока умножения и первыми входами соответствующих элементов 111П1 нторои группы, выхнды элементов 111111 первой группы соединены с соответствующей не рнии группой информационных входов блока сложения

5 и вычитания, выходы элемеитос ИЛИ второй группы соединены с соответствующей второй группой информационных входов блока сложения и вычитания, информационные разрядные выходы которого соединены с соответст.:ующими информационными разря.нгыми входами блока памяти и первыми входами соот13ет . ствующих элементов ИЛ11 третьей группы, вторые вхопы элементов ИЛ11 третьей группы соединены с соответствующими информационными разрядными выходами блока умножения, третий выход дешифратора блока управления соединен с первым входом первого элемента

ИЛИ, выход которого через элемент задержки соединен с первым входом второго элемента ИЛИ, выход которого соединен с вторым входом записи

25 блока сложения и вычитания, второй вход второго элемента ИЛИ соединен с выходом окончания формирования чисел датчика равномерно распределенных случайных чисел, второй вход первого элемента ИЛИ соединен с шестым выходом дешифратора блока управления, выход окончания сложения и вычитания блока сложения и вычитания соединен с первым входом третьего элемента ИЛИ, выход которого соеди35 нен с вторым входом записи блока сложения и вычитания, второй вход третьего элемента ИЛИ соединен с выходом второго элемента И блока управления, четвертый, пятый, шестой и седьмой адресные входы блока памяти соединены с соответствующими разрядными выходами первого регистра, информационный вход которого является

45 входом задания закона распределения генератора, разрядные выходы блока .памяти соединены с одноименными разрядными входами второго регистра, .выход которого является выходом ге50 нератора, вход синхронизации второго регистра соединен с десятым выходом дешифратора блока управления.

1405056

Таблица 1

111 - Операция Результат "+" "-" "x" Чтение Запись п/п

Г (m) Л1

1 р, Z>>

Л, 2 Л, 3 Р, Л, Таблица 2

Распределение

Код адресов величины 1 Л1 /31

m x

F (m) 1 0001001 0001010 0001011 0001100 0001I01 0001110 0001111

2 0010001 0010010 00!0011 0010100 0010101 0010110 0010111

3 0011001 0011010 0011011 0011100 0011101 0011110 0011111

4 0100001 0100010 0100011 0100100 0100101 0100110 0100111

5 0101001 0101010 0101011 0101100 0101101 0101110 0101111

6 0110001 0110010 0110011 0110100 0110101 0110110 0110111

7 Оl11001 0111010 011l011 0111100 0111101 0111110 0111111

П р и м е ч а н и е. Старшие четыре разряда — код признака распределения.

2 о(-F (m)

3 Л„х р<

4 Р„++Z

5 )1õ Е

6 Л,«Z

7 р>-Е

8 Л ° Z

9 m+Zg

8 1000001 1000010 1000011 1000100 1000101

9 1001001 1001010 1001011 1001100 1001101

10 1010001 1010010 1010011 1010100 1010101

11 1011001 1011010 10110!1 1011100 1011t01

12 1100001 1100010 1100011 1100100 1100101

1000110 1000111

1001110 1001111

1010110 1010111

1011110 1011111

1100110 1100111