Устройство для обмена данными между группой каналов ввода- вывода и оперативной памятью

Устройство для обмена данными между группой каналов ввода- вывода и оперативной памятью

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) А2 (51) 4 G 06 F 13 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

llO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 1190385 (21) 3919528/24-24 (22) 02. 07. 85 (46) 23.06.88. Бюл. У 23 (72) В.M.Ïðîíèí, P.M.Àñöàòóðàâ, А.Н.Василевский, В.В.Карпейчик, Б.В.Маэикин и В.С.Хамелянский (53) 681.325(088.8) (56) Авторское свидетельство СССР

)р 1190385, кл. G 06 F 13/00, 1984. (54) (57) 1. УСТРОЙСТВО ДЛЯ ОБМЕНА

ДАННЫМИ МЕЖДУ ГРУППОЙ КАНАЛОВ ВВОДА-

ВЫВО1 А И ОПЕРАТИВНОЙ ПАМЯТЬЮ по авт.св. У 1190385, о т л и ч а ю— щ е е с я тем, что, с целью увеличения производительности за счет организации блочного обмена данными, в устройство введены группа блоков регистров, второй элемент ИЛИ,группа узлов маски, блок анализа, группа блоков формирования сигналов перезаписи, блок фиксации приоритета, причем выход коммутатора соединен с информационными входами блоков регистров группы, группа входов разрешения записи которых соединена с первыми входами логических условий блоков формирования сигналов перезаписи группы и с третьей группой выходов блока управления, четвертая группа выходов которого соединена с группой входов разрешения чтения блоков регистров группы, группа синхровходов которых и установочные входы узлов маски группы, блоков формирования сигналов перезаписи группы, установочный вход блока фиксации приоритета соединены с группой управляющих выходов блока микропрограммного управления, потенциальный вход первого цикла которого соединен с шес-. тым выходом блока управления, четвертый выход которого соединен с входом логического условия блока анализа, группа входов логических условий которого соединена с первой группой информационных выходов узлов маски группы, группа информационных входов которого соединена с первой группой информационных выходов блоков регистров группы, вторая группа информационных выходов которого соединена с группой входов второго элемента ИЛИ, выход которого соединен с третьим информационным входом блока микропрограммного управления, адресный вход и вход переключения режима которого соединены с адресным выходом и выходом переключения режима блока фиксации приоритета соответственно, группа информационных входов которого соединена с информационными выходами блоков формирования сигналов перезаписи группы, выходы перезаписи которых соединены с группой входов перезаписи блоков регистров группы,. управляющий выход блока анализа соединен с вторыми входами логических условий блоков формирования сигналов перезаписи группы, третьи входы логических условий которых соединены с второй группой информационных выходов узлов маски группы, синхровходы блоков регистров группы, узлов маски группы, блока анализа, блоков формирования сигналов перезаписи группы, блока фиксации приоритета соединены с синхровходом блока управления.

1405063

2. Устройство по п. 1, о т л и ч аю щ е е с я тем, что блок микропрограммного .управления содержит память микрокоманд, дешифратор, регистр микрокоманд, местную память, арифметикологический узел, регистр результата, регистр адреса, четыре регистра,два триггера, две группы элементов И-ИЛИ> три элемента И-ИЛИ, три элемента И, элемент .И-НЕ, два элемента НЕ, причем выход первого регистра соединен с первым информационным входом арифметико-логического узла и является первым управляющим выходом блока микропрограммного управления, выход регистра результата, первый, второй, третий выходы дешифратора являются вторым, третьим, четвертым, пятым управляющими выходами блока микропрограммного управления соответственно, группа выходов дешифратора образует группу управляющих выходов блока микропрограммного управления, выход первого элемента И, первый выход вто.рого регистра являются стробирующим выходом и выходом второго блока микропрограммного управления, второй выход второго регистра соединен с вторым информационным входом арифметикологического узла и является адресным выходом блока микропрограммного управления, первый вход первого элемента И-ИЛИ является адресным входом блока микропрограммного управления, информационный вход первого триггера соединен с информационным входом второго триггера, с первым входом второго элемента -KIH, с входом первого элемента НЕ и является входом переключения режима блока микропрограм— много управления, первый вход второго элемента соединен с вторым и третьим входами первого элемента

И-ИЛИ, с синхровходом регистра результата и является синхровходом блока микропрограммного управления, первый вход элементов И-ИЛИ первой группы является входом режима блока микропрограммного управления, вход элемента И-НЕ соединен с вторым входом элементов И-ИЛИ первой группы, с первым входом элементов И-ИЛИ второй группы и является входом разрешения блока микропрограммного управления, информационный вход местной памяти, второй вход элементов И-ИЛИ второй группы, третий вход третьего элемента И-ИЛИ являются первым, вторым, третьим информационными входами блока микропрограммного управления соответственно, вход второго элемента НЕ соединен с четвертым входом третьего элемента И-ИЛИ и является потенциальным входом первого цикла блока микропрограммного управления, синхровход первого регистра является стробирующим входом блока микропрограммного управления, при этом в блоке микропрограммного управления информационный вход регистра результата соединен с информационным выходом арифметико-логнческоro узла, запускающий вход которого соединен с четвертым выходом дешифратора, старший разряд группы выходов которого соединен с вторым входом третьего элемента И, выход которого соединен с нулевым входом первого триггера, единичный и нулевой выходы которого соединены с четвертым н пятым входами первого элемента -HFIH соответственно, выход которого соединен с информационным входом третьего регистра, выход которого соединен с вторым входом второго элемента И-ИЛИ, выход которого соединен с информационHbIM входом регистра адреса, выход которого соединен с адресным входом памяти микрокоманд, информационный выход которой соединен с третьим входом элементов И-ИЛИ первой группы, выходы которых соединены с группой информационных входов регистра микрокоманд, выход которого соединен с информационным входом дешифратора, пятый выход которого соединен с шестым входом первого элемента И-ИЛИ и с вторым входом элемента И, выход которого соединен с информационным входом четвертого регистра, выход которого соединен с третьим входом второго элемента И-ИЛИ, четвертый вход которого соединен с выходом первого элемента НЕ, второй вход первого элемента И соединен с шестым выходом дешифратора, седьмой выход которого соединен с адресным входом местной памяти, первый и второй информационные выходы которой соединены с пятым входом третьего элемента

И-ИЛИ и третьим входом элементов И-ИЛИ второй группы соответственно, выходы которых соединены с информационными входами второго и первого регистров соответственно, четвертый вход элементов И-ИЛИ второй группы соеди1405063 выход пятого элемента И является информационным выходом блока, нулевой нен с четвертым входом элементов

И-ИЛИ первой группы и выходом элемента И-НЕ, шестой вход третьего элемента И-ИЛИ соединен с выходом второго элемента НЕ, нулевой выход второго триггера соединен с третьим входом второго элемента И.

3. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок анализа содержит три триггера, элемент

ИЛИ, элемент И, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ,причем группа входов элемента ИЛИ образует группу входов логических условий блока анализа, первый вход элемента И является входом логического условия блока анализа, выход пер. вого триггера является управляющим выходом блока анализа, синхровход второго триггера соединен с синхровходом третьего триггера, с вторым входом элемента И, с нулевым входом первого триггера и является синхровходом блока анализа, при этом в блоке анализа единичный вход первого триггера соединен с выходом элемента И, третий вход которого соединен с выходом третьего триггера, информационный вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом второго триггера, информационный вход которого соединен с выходом элемента ИЛИ и с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.!

4, Устройство по п.1,о т л и ч а— ю щ е е с я тем, что каждый блок формирования сигналов перезаписи группы содержит три триггера, пять элементов И, элемент ИЛИ, причем единичный вход первого триггера и первый вход элемента KlH образуют установочный вход блока, синхровход второго триггера соединен с первыми входами первого, второго, третьего элементов И, является синхровходом блока, первый вход четвертого элемента И является вторым входом логического условия блока, второй вход четвертого элемента И объединен с первым входом пятого элемента И и являI ется третьим входом логических условий блока, третий вход четвертого элемента И является первым входом логических условий блока, единичный и нулевой выходы второго триггера являются выходами перезаписи блока, выход первого триггера соединен с вторым входом пятого элемента И, выход четвертого элемента И соединен с нуле вым входом тре тье го триггера, единичный вход которого соединен с выходом элемента ИЛИ,второй вход которого соединен с вторым входом второго элемента И и с выходом второго триггера, информационный вход которого соединен с выходом первого элемента И, второй вход которого соединен с единичным выходом первого триггера, нулевой вход которого соединен с выходом второго элемента

И, второй вход которого соединен с единичным выходом первого триггера, нулевой вход которого соединен с выходом второго элемента И, нулевой выход третьего триггера соединен с третьим входом первого элемента И.

5. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок фиксации приоритета содержит приоритетный шифратор, дешифратор, триггер, дв а зле мен та И, эле мен т ИЛИ, группу элементов И, причем группа информационных входов приоритетного шифратора образует группу информационных входов блока фиксации приоритета, синхровход триггера соединен с первыми входами первого и второго элементов

И и является синхровходом блока фиксации приоритета, второй вход второго элемента И является установочным входом блока фиксации приоритета, выход элемента ИЛИ является адресным выходом блока фиксации приоритета, информационный выход приоритетного шифратора соединен с информционным входом триггера и является выходом переключения режима блока фиксации приоритета, при этом в блоке фиксации приоритета группа входов элемента ИЛИ соединена с выходами элементов И группы, входы которых соединены с группой выходов дешифратора, группа информационных входов соединена с группой информационных выходов приоритетного шифратора, управляющий вход которого соединен с выходом первого элемента И, второй вход которого соединен с нулевым выходом триггера, нулевой вход которого соединен с выходом второго элемента И.

1405063

Изобретение относится к вычисли. тельной технике, может быть исполь- зовано при. разработке систем вводавывода и является усовершенствованием устройства по авт.св. - 1190385.

Цель изобретения — повышение производительности за счет организации блочного обмена данными.

На фиг. 1 изображена структурная 1Р схема устройства для передачи данных между группой каналов ввода-вывода и оперативной памятью; на фиг.2— функциональная схема блока микропрограммного управления; на фиг.3 - фун- 15 кциональная схема блока управления; на фиг.4 — функциональная схема блока согласования; на фиг.5 — функциональная схема группы .блоков регистров; на фиг.6 — функциональная схема груп- 20 пы узлов маски; на фиг.7 — функциональная схема блока анализа;на фиг ° 8— функциональная схема группы блоков формирования; на фиг.9 — функциональная схема блока фиксации;на фиг.10 — 25 временная диаграмма выполнения микрокоманды "Память" при обращении к ней процессора; на фиг.11 — временная диаграмма выполнения микрокоманды "Память" считывания из оператив- 3р ной памяти в каналы; на фиг. 12— временная диаграмма выполнения микрокоманды "Память" записи в оперативную память из каналов;на фиг. 13 временная диаграмма модификации адреса и счетчика байтов при организа— ции блочного обмена данными;на фнг. 14временная диаграмма анализа конца передачи обменного массива, выработки приоритетного сигнала запроса на выполнениее микр опро граммы замены ст арого очередного адреса на новый и выполнение этой микропрограммы, содер, жащей, к примеру, две микрокоманды - "Запись 1" и "Сброс".

Устройство для обмена данными меж— ду группой каналов ввода-вывода и оперативной памятью содержит блок 1 микропрограммного управления, входной регистр 2, оперативную память 3, выходной регистр 4, первую группу элементов И вЂ И 5, первый элемент

И 6, первый триггер 7, первый элемент

И-НЕ 8, третий триггер 9, второй элемент И-НЕ 10, второй триггер 11, элемент ИЛИ 12, второй элемент И 13, 55 коммутатор 14, первую 15 и вторую 16 группы регистров, блок 17 управления, блок 18 приоритета запросов, группу блоков 19 согласования, вторую группу элементов И-ИЛИ 20, синхровход

21 устроиства, гp+11IIQ информационных .входов-выходов 22 устройства, группу 23 блоков регистров, элемент ИЛИ

24, группу 25 узлов маски, блок 26 анализа, группу 27 блоков формирования сигналов перезаписи, блоки 28 фиксации приоритета.

Блок 1 микропрограммного управления содержит память 29 микрокоманд, регистр 30 адреса, регистр 31 микрокоманд, дешифратор 32, местную память

33, .первый 34 и второй 35 регистры, арифметико-логический узел 36, регистры 37 результата, первую 38 и вторую 39 группы элементов И-ИЛИ, первый элемент И 40, элемент И-НЕ 41, первый 42, второй 43 и третий 44 информационные входы блока, вход 45 режима блока, стробирующий вход 46 блока, вход 47 разрешения блока, синхровход 48 блока, стробирующий выход 49 блока, адресный выход 50 блока, первый 51 и второй 52 управляющие выходы блока, третий 53, четвертый

54 и пятый 55 управляющие выходы блока, выход 56 выборки блока, адресный вход 57 блока, вход 58 переключения режима блока, группу управляющих выходов 59 — 61, потенциальный вход 62 первого цикла, элементы И вЂ И 63-65, первый 66 и второй 67 триггеры, третий 68 и четвертый 69 регистры, второй 70 и третий 71 элементы И,первый 72 и второй 73 элементы HE.

Блок 17 управления (фиг.3) содержит триггер 74 передачи данных, группу триггеров 75 и 76 передачи данЪ ных группы каналов, первую группу элементов И 77 и 78, второй 79 и первый 80 элементы ИЛИ, первый 81 и второй 82 элементы И,элемент НЕ 83,триггер 84 запроса передачи данных,триггер 85 первого цикла передачи, триггер 86 промежуточного цикла передачи, триггер 87 второго цикла передачи, группу триггеров 88 и 89 второго цикла передачи группы каналов, вторую группу элементов 90 и 91, группу элементов И-ИЛИ-НЕ 92 и 93, первый 94 и второй 95 элементы И, первую группу 96 и 97 элементов И-ИЛИ, вторую группу 98 и 99 элементов И-ИЛИ, с первой но четвертую группы входов

100-103 блока соответственно, первый

104 и второй 105 входы блока, с первого по пятый выходы 106-1 TO блока з 140 соответственно, с первой по третью группы выходов 111-113 соответственно, четвертую группу выходов I 14, шестой выход 115

Блок 19 согласования (фиг.4) содержит регистр 116 данных, буферную память 117 данных, триггер 118 обращения интерфейса, триггер 119 выбора буфера интерфейса, счетчик 120 адреса байтов, триггер 121 выбора буфера процессора, триггер 122 номера слова, счетчик 123 двойных слов, первый 124 и второй I25 узлы синхронизации, коммутатор 126, узел 127 обмена по интерфейсу, триггер 128 занятости регистра данных, триггер 129 занятости группы регистров, регистр

130 кода операции, дешифратор 131, первую 132 и вторую 133 группы элементов И-ИЛИ с первого по шестой элементы И-ИЛИ 134-139 соответственнб, элемент И-ИЛИ-НЕ 140,первый 141 и второй 142 информационные входы блока, информационный вход-выход

143 блока, вход 144 разрешения блока, синхровход 145 блока, информационный выход 146 блока, первый 147 и второй 148 синхровходы блока, выход 149 запроса блока, выход 150 записи блока, выход 151 чтения блока.

Группа 23 блоков регистров (фиг.5) содержит первые регистры 152, первые групповые элементы И 153,вторые групповые элементы И 154,групповые элементы ИЛИ 155,элементы ИЛИ 156,вторые регистры 157, третьи групповые элементы И 158, элементы И 159, информационный вход 160, группу 161 синхровходов, вход 162 разрешения записи, синхровход 163, группу 164 входов перезаписи, группу 165 входов разрешения чтения, группу первых 166 и вторых 167 информационных выходов. !

Группа 25 узлов маски (фиг.6) содержит регистры 168 маски, групповые элементы И 169, групповые элементы ИЛИ 170, элементы И 171, триггеры 172, информационные входы 173, установочные входы 174, первые информационные выходы 175, вторые информационные выходы 176.

Блок 26 анализа (фиг.7) содержит элемент ИЛИ 177, триггер 178, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 179, триггер

18Q, элемент И 181, триггер 182, группу 183 входов логических условий, синхровход 184, вход 185 логи5063 управляющии вы ческо го условия, ход 186.

Группа 27 блоков формирования сиг.

5 налов перез аписи (фиг. 8) содержит триггеры 187-189,элементы И 190-194, элементы ИЛИ 195, группу 196 установочных входов, синхровход 197, вход

198 логического условия, вторую груп10 пу 199 входов логических условий, первую группу 200 входов логических условий, группу 201 выходов перезаписи, группу 202 информационных выходов. !

15 Блок 28 фиксации приоритета (фиг. 9) содержит приоритетный шифратор 203, дешифратор 204, элементы

И 205 и 206, триггер 207, группу элементов 208, элемент ИЛИ 209, 20 группу 210 информационных входов, синхровход 211, установочный вход

212, адресный выход 213, управляющий выход 214 переключения.

Устройство работает следующим образом.

Имеется блок 19 согласования,буферная память 117 данных, которая имеет две зоны заполнения данными.

Емкость каждой из зон соответствует

30 разрядности оперативной памяти. B рассматриваемом случае она равна двойному слову (восемь байт). Ширина разрядности буферной памяти соответствует разрядности информационного тракта процессора, через тракты которого каналы обмениваются данными с оперативной памятью. Разрядность информационного тракта процес-. сора в рассматриваемом случае равна

40 одному слову (четыре байта).

Код операции, выполняемый блоком

19 согласования, находится в регистре 130 кода операции. Сигнал с второго выхода дешифратора 131 опреде45 ляет, что в блоке согласования выполняется операция записи. Сигнал с первого выхода дешифратора 131 определяет, что в блоке согласования выполняется операция чтения.При выполнении чтения данные из периферийного устройства побайтно с информационного входа-выхода блока 19 согласования через коммутатор 126 поступают в регистр 116 данных. Из последнего через первую группу 132 элементов И-ИЛИ данные записываются в буферную память 117 данных по адресу с выхода второй группы 133 элементов И-ИЛИ. управляющие направлением загрузки первой 15 и второй 16 групп регистров, и на блок 17 управления.

Для управления адресации буфера данных используется триггер 118 обращения интерфейса, Если триггер 118 обращения интерфейса сброшен, то выполнение обмена данными между буферной памятью 117 данных и группой регистров адресации буферной памяти до эоны двойного слова происходит с помощью триггера 121 выбора буфера процессора, а до слова — с помощью триггера 122 номера слова. Триггер

122 номера слова во время передачи двойного слова переключается. Если триггер 118 обращения интерфейса установлен, то может выполняться обмен между буферной памятью 117 данных и регистром 116 данных. При этом адресация зоны происходит с помощью триггера 119 выбора буфера интерфейса, а слов и байтов внутри слова с помощью трехразрядного счетчика

120 адре са байтов .

Двухразрядный счетчик 123 двойных слов указывает количество двойных слов в буферной памяти 117 данных. Во время операции записи он показывает количество незаполненных двойных слов в буферной памяти 117 данных, во время операции чтения количество заполненных двойных слов.

В начале операции записи счетчик устанавливается на "2" (два двойных слова не заполнено) и во время передачи двойного слова из групп 15 и

16 регистров уменьшается. После передачи двойного слова через интерфейс счетчик 123 двойных слов уменьшается. В начале операции чтения

1f 11 счетчик устанавливается на 0 и при обмене данными соответственно мод ифицируе т ся .

Управление последовательностью ра" боты оборудования блока 1 9 со гласования во время передачи данных между буферной памятью 1 1 7 данных и ре гистром 1 1 б данных осуществляется с помощью второго узла 1 2 5 синхронизации .

Управление передачей данных между буферной памятью 117 данных и группами 15 и 16 регистров производится первым синхронизатором 124. Последний вырабатывает стробы загрузки первой 15 и второй 16 групп регистров, соответствующего канала, которые поступают соответственно при передаче

5 1405063

Если триггер 129 занятости группы регистров сброшен, то после накопления двойного слова в буферной памяти производится сначала считывание пер5 вого слова из буферной памяти и передача его через ииформационный выход

146 блока согласования, вторую группу элементов И-ИЛИ 20, первую группу

15 регистров во вторую группу 16 ре- 1Î гистров, затем считывание второго слова и передача его в первую группу

15 регистров. После заполнения регистров устанавливается в единичное состояние триггер 129 занятости группы 15 регистров. Для определения чтения в этом случае третьим элементом И-ИЛИ

136 выбрасывается запрос на передачу данных, который через выход 149 запроса блока 19 согласования поступает на вход блока 18 приоритета запросов.

При операции записи во время второго цикла передачи данных соответствующего канала по сигналу, посту- 25 пающему на вход 114 разрешения блока согласования устанавливается триггер 129 занятости группы регистров, фиксирующий наличие данных, принятых из оперативной памяти в первую

15 и вторую 16 группы регистров соответствующего канала. Если в буферной памяти 117 данных одна из зон свободна, то происходит передача сначала первого слова данных из второй группы 16 регистров, а затем второго слова данных через второй информационный вход 142 блока 19 согласования, первую группу 132 элементов

И-ИЛИ в буферную память 117 данных.

Данные из буферной памяти 117 данных через второй информационный вход коммутатора 126 поступают в регистр 116 данных, откуда выдаются на информа ционный вход-выход 143 блока согласо-вания под управлением узла 127 обмена по интерфейсу и триггера 128 занятости регистра данных.

При операции записи запрос на передачу данных устанавливается с помощью элемента И-ИПИ 137, если триггер 129 занятости группы регистров сброшен. Сигнал операции чтения с первого выхода дешифратора 131 и сигнал операции записи с второго вы— хода дешифратора 131 подаются соответственно через выход 151 чтения и выход 150 записи блока 19 согласования на группу элементов И-KIN 20, записи в память чтение и запись производятся в паузе между первым и вторым циклом. Длительность паузы зависит от времени обращения к памяти. Это время намного превосходит первый и второй циклы памяти. Во втором цикле памяти в случае считывания вырабатываются данные из памяти и пересылаются через внутренние тракты процессора в первую 15 и вторую 16 группы регистров. Триггер 84 запроса передачи данных блока 17 используется для запуска циклов аппаратурно сформированной микрокоманды памяти. Блок 18 приоритета запросов предназначен для выбора наиболее приоритетного из каналов.

Коммутатор 14 предназначен для или регистра 37 результата блока 1 микропрограммного управления и представляет собой группу элементов

И-ИЛИ.

На временной диаграмме работы устройства для обмена данными между группой каналов ввода-вывода и оперативной памятью для выполнения микрокоманды "Память" при обращении к ней процессора (фиг. 10) приняты следующие условные обозначения: а — синхронизация; Б — прием во второй регистр 35 адреса оперативной памяти; — прием двойного слова данных в выходной регистр 4; 2 — запись в местную память 33 модифицированного адреса оперативной памяти; ф — вы- дача первого слова данных с первой группой элементов И-ИЛИ 5; e - выход третьего триггера 9; к — выдача второго слова данных с первой группой элементов И-ИЛИ 5; — управление коммутатором 14 на выбор данных из оперативной памяти; u — запись первого слова данных; к — запись второго слова данных.

Устройство для обмена данными между группой каналов ввода-вывода и оперативной памятью для выполнения микрокоманды "Память" при обращении к ней процессора работает следующим образом. Из памяти 29 микрокоманд блока 1 микропрограммного управления по адресу из регистра 30 адреса через первую группу 38 элементов И-ИЛИ в регистр 31 микрокоманд заносится микрокоманда, которая поступает на дешифратор 32, с седьмого выхода которого на местную память 33 подается

7 1405063 8 данных в буферную память или из буферной памяти на первый 147 и второй

148 синхровыходы блока 19 согласования. Запуск второго узла 125 синхронизации производится через элемент

И-ИЛИ-НЕ 140, а запуск первого синхронизатора 124 — через пятый элемент

И- ИЛИ 138 °

Запросы от всех блоков 19 согласования поступают на блок 18 приоритета запросов, который по синхронизирующему сигналу принимает их, определяет наиболее .приоритетный из них и передает в блок 17 управления, в котором устанавливается триггер 74 передачи данных, и один из группы . триггеров 75 и 76 передачи данных группы каналов, которые указывают, какой блок 19 согласования произво- 2О выбора данных из оперативной памяти дит обмен данными. На вход блока 17 управления на вторую группу входов иэ блока 19 согласования поступает код операции, который используется для аппаратурного формирования микро- 25 команды обращения к оперативной памяти на первой группе элементов

И 77, И 78 и втором элементе ИЛИ 79, с выхода котороro микрокоманда посступает на вход 45 режима блока 1 микропрограммного управления, в регистр 31 микрокоманды через первую группу 38 элементов И-ИЛИ. При этом потенциалом с триггера 74 передачи данных блока 17 управления блокирует35 ся прием микрокоманд из памяти 29 микрокоманд блока 1 микропрограммного управления на первой группе элементов И-ИЛИ 38 через элемент И-HE 41 и пропускается микрокоманда из блока

17 управления, в ходе выполнения которой должен производиться обмен данными между оперативной памятью и первой 15 и второй 16 группами регистров через внутренние тракты процес45 сора. Для управления прохождением данных блок 17 управления вырабатывает последовательность сигналов с выходов триггера 84 запроса передачи данных, триггера 85 первого цикла передачи, триггера 86 промежуточного

50 цикла передачи, триггера 87 второго цикла передачи, а для управления первой 15 и второй 16 группами регистров — с выходов первой 96 и 97 и второй 98 и 99 групп элементов И-ИЛИ.

Микрокоманда Память выполняется в два цикла. В первом цикле памя-. ти готовится адрес данных и в случае байтов; Я вЂ” прием двойного слова данных в выходной регистр 4;;к — вы дача первого слона данных с. первой группы элементов И-ИЛИ 5; — выдача второго слова с первой группы элементов И-ИЛИ 5 u — выход второго триггера 11; к — управление коммутатором 14 на выбор данных из оперативной памяти; h, — запись в местную память 33 модифицированного адреса оперативной памяти и счетчика байтов; — строб первой группы 15 регистров; н — строб второй группы

16 регистров.

Устройство при считывании данных из оперативной памяти в первую 15 и вторую 16 группы регистров работает следующим образом. Из блока

20 17 управления в блок 1 микропрограммного управления в регистр 31 микрокоманд заносится аппаратурно-сформированная микрокоманда, поступающая на дешифратор 32, с выхода кото25 рого на местную память 33 подается адрес, по которОму на второй регистр

35 в первом цикле памяти считывается адрес данных оперативной памяти, который подается на адресный вход

3р оперативной памяти и на арифметикологический узел 36, на котором он модифицируется. Из оперативной памяти в выходной регистр 4 считывается двойное слово данных. Младший бит ад3 реса Оперативной памяти. который ад35 ресует первое слово данных из второго регистра 35 блока 1 через первый элемент И 6, устанавливает первый триггер 7, который через первый элемент И-НЕ 8 управляет выбором на первой группе элементов И-ИЛИ 5 первого слова данных, которое посту— пает на коммутатор 14. С выхода триггера 74 передачи данных блока 17 на д5 информационный вход второго триггера 11 подается сигнал, который устанавливает этот триггер в начале пер-!! ll во го цикла микр Оком анды Память

Второй триггер 11 управляет передачей через коммутатор 14 первого сло50 ва данных из оперативной памяти, которая происходит через вторую группу элементов И вЂ” ИЛИ 20 под управлением выхода записи блока 19 и через первую группу 15 регистров, так как на

55 синхронизирующий вход подается постоянный строб и зацикливается во второй группе 16 регистров по стробу, сформированному на первой группе 96

9 140 адрес, по которому на второй регистр

35 считывается адрес данных оперативной памяти, который через адресный выход 50 блока 1 микропрограммного управления подается на адресный вход оперативной памяти. Двойное слово данных из оперативной памяти заносится в выходной регистр 4, из которого с помощью первой группы элементов И-ИЛИ 5 на коммутатор 14 подается первое слово данных. Управление выбором нового слова осуществляется первым элементом И-НЕ 8 по установленному первому триггеру 7, который устанавливается через первый элемент

И 6, по младшему биту адреса двойного слова из второго регистра 35 блока 1 микропрограммного управления, Адрес данных оперативной памяти подается и на арифметико-логический узел 36, где он модифицируется и через регистр 37 результата и коммутатор 14 записывается в местную память 33. После этого управление коммутатором 14 по выходу второго элемента И 13 переключается на выбор первого слова, из оперативной памяти.

После записи первого слова данных по второму выходу дешифратора 32 блока

1 устанавливается третий триггер 9, который инверсным выходом на первОм элементе И 6 изменяет младший бит адреса оперативной памяти, который запоминается в конце выполнения микрокоманды, память на первом триггере

7 и через первый элемент И-НЕ 8 изменяет управление первой группой элементов И-ИЛИ 5 на выдачу второго слова данных из выходного регистра 4 на коммутатор 14, а прямой выход третьего триггера 9 управляет передачей этого слова данных через коммутатор

14 на фоне выполнения следующей мик. рокоманды.

На временной диаграмме работы устройства для обмена данными между группой каналов ввода-вывода и оперативной памятью для выполнения аппаратурносформированной микрокоманды "Память" считывания из оперативной памяти (фиг.11) приняты следующие условные обозначения: a — ; О выход триггера 85 первого цикла передачи; о — выход триггера 86 промежу— точного цикла передачи„ 2 — выход триггера 37 второго цикла передачи; — прием во второй регистр 35 адреса оперативной памяти и счетчика

5063 10 и 97 элементов И-ИЛИ блока 17 по сигналам с выхода группы триггеров 75 и 76 передачи данных группы каналов триггера 87 второго цикла передачи

5 и синхросигнала.

Из местной памяти 33 блока 1 во втором цикле памяти на второй регистр

35 считывается счетчик байтов, содержимое которого указывает на то,сколь- 10 ко байтов осталось передать из оперативной памяти. Счетчик байтов передается на арифметико-логический узел 36,на котором он модифицируется. После сброса второго триггера 11 15 управление коммутатором 14 переключается на выдачу из регистра 37 результата модифицированного адреса, который записывается в местную память 33. Затем на втором элементе 2р

И-НЕ 10 по сигналу с выхода триггера

87 второго цикла передачи блока 17 и сигналу с синхровхода 21 устройства вырабатывается сигнал, который поступает на второй вход первого 25 элемента И вЂ” НЕ 8 и инвертирует выходы этого элемента.

Таким образом, первая группа эле— ментов И вЂ” ИЛИ 5 выбирает второе сло— во данных, которое через коммутатор 30

14 под управлением сигнала с выхода второго элемента И 13 поступает через вторую группу элементов И-ИЛИ 20 на первую группу 15 регистров, где оно и защелкивается по стробу,сфор35 мированному на второй группе 98 элементов И-ИЛИ по сигналам с выхода группы триггеров 75 и 76 передачи данных групп каналов, синхросигнала и сигнала с выхода группы триггеров

88 и 89 второго цикла передачи груп пы каналов. Запись модифицированного сигнала из регистра 37 результата блока 1 в местную память 33 выполняется на фоне выполнения следующей

45 микрокоманды.

На временной диаграмме работы устройства при выполнении аппаратурно-сформированной микрокоманды "Па— мять" записи в оперативную память (фиг.12) приняты следующие условные обозначения: а — синхронизация; 8 выход триггера 85 первого цикла передачи; 5 — выход триггера 86 промежуточного цикла; L — прием во второй регистр 35 адреса оперативной памяти; — прием в первый регистр

34 данных из второй группы 16 регистров; Я вЂ” прием данных во входной

1405063

12 регистр 2; Ж вЂ” строб второй груй— ! пы 16 регистров; — запись в оперативную память.

Устройство при записи данных иэ первой 15 и второй 16 групп резисторов в оперативную память работает следующим образом. С второго информационного выхода группы 16 регистров в блок 1 в первый регистр 34 через вторую группу 39 элементов И-ИЛИ под управлением сигнала с выхода триггера

74 передачи данных блока 17 принимается первое слово данных по стробу с выхода первого элемента И 94 блока 17, который вырабатывается по синхросигналу. После приема первого слова в первый регистр 34 блока 1 данные через первый управляющий выход

51 блока 1 подаются на входной регистр 2, где они принимаются по стробу, сформированному на втором элементе И 95 блока 17, который вырабатывается по синхроимпульсу и третьему управляющему выходу блока 1. После приема первого слова данных во входной регистр 2 второе слово из первой группы 15 регистров переписывается во вторую rpynrry 16 регистров по стробу с выхода первой группы 96 и 97 элементов И вЂ И блока 17, сформированного по сигналам с выхода группы триггеров 75, 76 передачи данных группы каналов, триггеров 85 первого цикла передачи и синхросигнала.

С выхода второй группы 16 регистров второе слово данных записывается в первый регистр 34 блока 1 через вторую группу 39 элементов -HJIH по стробу с выхода первого элемента И

94 блока 17, сформированного по сигналам с выхода триггера 74 передачи данных, триггера 85 первого цикла передачи и синхросигнала. С выхода первого регистра 31 блока 1 второе слово данных поступает на входной ре-. гистр 2, на котором оно защелкивается по стробу с выхода второго элемента

И 95 блока 17, сформированного по сигналам с выхода триггера 74 передачи данных и синхросигналу. Из местной памяти 33 блока 1 считывается адрес, который через второй регистр

35 передается на адресный вход оперативной памяти. С выхода дегггифратора 32 блока 1 на элементе И 40 вырабатывается строб записи, в оперативную память который подается на стробирующий вход оперативной памяти.

13 14050

Организация передачи данных между, группой каналов ввода-вывода и оперативной памятью по блочному принципу

1 выполняется следующим образом. Перед началом работы ручным или какимлибо другим способом в регистрах

168 маски группы 25 узлов маски для каждого канала ввода-вывода из группы фиксируется тот объем информации, 1О который должен передаваться по блочному принципу. Например, для передачи блока объемом в 2048 байт возбуждается (устанавливается в единицу) двенадцатый разряд регистра 168 мас- 15 ки.

В процессе выполнения команды ввода-вывода, если по этой команде необходимо передать несколько блоков данных между каналом ввода-вывода 20

9перативной памяти, по микрокоманде, продешифрированной на дешифраторе

32 блока 1 микропрограммного управления, устанавливается триггер 172 группы 25 узлов маски. Установка вы- 25 полняется с восьмого выхода группы выходов 59 по групповому выходу 60.

В функции триггера 172 входит разрешение че