Буферное запоминающее устройство

Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в аппаратуре дискретной информации для высокоскоростны.х оуферов в цифровы.х устройствах . Целью изобретения является расширение области применения устройства за счет возможности многократного чтения данных . Устройство содержит сдвиговые регистры 1| - l:i, регистр 2 адреса, блок 3 опроса регистра адреса, коммутатор 4, формирователь 5 и.мпульсов синхронизации, формирователь 6 импульсов готовности, блок 7 задержки . В устройстве организуется задержка , необходимая для проведения возможной повторной обработки (считывания, проверки и т. д.) информации, выдаваемой из буферного запоминающего устройства. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (gg 4 G ll С 19/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

1Ц

«|«

CD (.д

CD

ЧО

CD (2l) 4084830/24-24; 4084829/24-24 (22) 04.07.86 (46) 23.06.88. Бюл. ¹ 23 (72) В. Н. Никитин и М. А. Овчинников (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР № 469142, кл. G 11 С 19/00, 1975.

Авторское свидетельство СССР № 746735, кл. G ll С 19/00, 1980. (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в аппаратуре дискретнои информации для

„„SU„„1405090 А1

BblcoKocKop0cTHhIx оуферов в цифровых устройствах. Целью изобретения является расширение области применения устройства <а счет возможности многократного чтения данных. Устройство содержит сдвиговые регистры 1 — 1з, регистр 2 адреса, блок 3 опроса регистра адреса, коммутатор 4, формирователь 5 импульсов синхронизации, формирователь 6 импульсов готовности, блок 7 задержки. Б устройстве организуется задержка, необходимая для проведения возмож ной повторной обработки (считывания, проверки и т. д.) информации, выдаваемой из буферного запомннаюгцего устройства.

2 ил.

1405090

Формула изобретения

1

Изобретение относится к вычислительной технике и может быть использовано в аппаратуре дискретной информации для высокоскоростных буферов в цифровых устройс.гвах.

Целью изобретения является расширение области применения устройства за счет возможности многократного чтения данных.

На фиг. 1 приведена блок-схема устройства; на фиг: 2 — пример выполнения блока задержки.

Устройство содержит сдвиговые регистры

1 — 3. регистр 2 адреса, блок 3 опроса регистра адреса, коммутатор 4, формирователь 5 импульсов синхронизации, формирователь 6 импульсов готовности, блок 7 задержки, информационные входы 8, синхровход 9, вход 10 опроса, информационные выходы 1, выход 2 готовности и выходы 13 и 14 формирователя 5.

Блок 7 задержки содержит триггер 15, элемент И 16 и счетчик 17.

Устройство работает следующим образом.

На вход 9 поступает периодическая последо33ательност» синхроимпул»сов от внешнего генератора, формирователь 5 распределяетт эту последовательность и а две, ! !

, каждая из которых разрсчпаст прохождение импульсов с входа 9 на выход 13 и с входа 10 на выход 14, обеспечивая тем ! самым разнесение во времени моментов сдвигов вправо и влево в регистре 2 адреса. Хранящиеся в устройстве кодограммы записываюгся параллельным кодом с входов 8 устройства в регистры 1I — 1,3, число K(>I op»Ix равно разрядности хранимого ! кода (на фиг. 1 показан случаи записи трехразрядного кода 1I, 1, 1;3), а количество разрядов в каждом регистре (в том числе и регистре 2 адреса) равно количеству кодограмм, которые хранятся

l3 данном конкретном случае. При поступлении кодограммы формирователь 5 синхронизирует момент записи и сдвига в регистрах l I — 13 по своему выходу !3, при этом единица, свидетельствующая о поступлении кодограммы, поступает в регистр 2 адреса (по входу записи), и содержимое регистра 2 и содержимое регистров lI — 13 сдвигаются на один разряд вправо.

При поступлении на вход 10 опроса на выдачу очередной кодограммы формирователь 5 синхронизирует этот сигнал, опрашивая формирователь 6, на соответствующий вход которого поступают сигналы с выходов разрядов регистра 2, свидетельствующие о наличии единиц в регистре 2, а следовательно, кодогра мм в регистрах 1 — -- l з, при наличии которых на выход 12 поступает сигнал «Готов к выдаче очередной кодограммы» и сигнал на вход опроса блока 3. Блок 3 опроса регистра адреса представляет собой схемнo набор ключей, на которые выводится информация (поразряд5

2 но) о наличии единиц в регистре 2 адреса, и опрос осуществляется до первой найденной единицы справа налево, после чего при нахождении этой единицы сигнал об этом поступает на соответствующий вход управления коммутатора 4, переключающегося на выход числа с соответствующих входов числа коммутатора 4 на выходы 11 устройства. При поступлении на вход 10 запроса на выдачу очередной кодограммы сигнал сдвига, поступающий на вход реверса регистра 2 адреса, задерживается блоком 7 на время принятия решения по процедуре обмена о необходимости повторной выдачи переданной кодограммы и, таким образом, сохранить содержимое (количество

«единиц», поступивших кодограмм) регистра адреса после поступления сигнала опроса и выдачи Hd выходные шины 11 очередной кодограммы.

На вход элемента И 16 поступают импульсы синхронизации, прохождение которых на вход счета . счетчика 7 разрешается сигналом с выхода триггера !5. Сигнал разрешения формируется при поступлении сигнала запроса на второй вход триггера 15 с выхода 14 формирователя 5 импульсов синхронизации. Снимается этот сигнал сигналом переполнения с выхода счетчика 7 после отсчета необходимого времени задержки, после чего счетчик 17 обнуляется (по входу обнуления) и сигнал с его выхода поступает на вход реверса регистра 2.

Таким образом организуется задержка, необходимая для п роведен и я воз можной повторной обработки (считывания, проверки и т. д.) информации, выдаваемой из буферного запоминающего устройства.

Буферное запоминающее устройство, содержагцее сдвиговые регистры, коммутатор, формирователь импульсов синхронизации, регистр адреса, блок опроса регистра адреса, формирователь импульсов готовности. выход которого является выходом готовности устройства и подключен к входу блока опроса регистра адреса, входы группы которого подключены к входам группы формирователя импульса готовности и к выходам регистра адреса, вход сдвига вправо которого подключен к первому выходу формирователя импульсов синхронизации и к входам сдвига сдвиговых регистров, выходы которых подключены к информационным входам коммутатора, управляющие входы которого подключены к выходам блока опроса регистра адреса, вход формирователя импульсов готовности является входом опроса устройства и подключен к первому входу формирователя импульсов синхронизации, !

405090

Фиг. 2

Составитель Г. Шустенко

Редактор Н. Гунько Техред И. Верее К<>ррслтор А. Обруч ар

Заказ 3108/55 Тираж 590 !1одни«нос

ВНИИГ1И Государствс нного кок>итста (Х(1 но )нла<я из<>йр«тсний и <>ткрытий

113085, Москва, Ж 35, Рау>и«кая на<>., д. 4 5

Г1роизводственно-ио.тиграфичсско«яре<и>рия> и<. г. > w«>I><> <. >..>. 11р<н ктния, 4 з второй вход которого является синхровходом устройства, информационные входы сдвиговых регистров и регистра адреса являются информационными входами устройства, третий вход формирователя импульсов синхронизации подключен к информационному входу регистра адреса, отличающееся тем, что, с целью расширения области

4 применения устройства за счет возможности многократного чтснпн данных, опо содержит блок задержки, первый и второй входl>l которого подклк) lctlhl соответственно к втоРОМХ BblXO1) Il K BTOPOMУ ВХОДХ фОРМНРОвателя импульсов синхронизации, выход блока задержки подключен к входу сдвига влево регистра адреса.