Сумматор

Сумматор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычис- 1лительной технике, в частности к устройствам для арифметической и ло/J гической обработки цифровой информации . Цель изобретения - расширение функциональных возможностей сумматора за счет формирования функций конъюнкции, отрщания конъюнкции, дизъюнкции, отрицания дизъюнкции, равнозначности, отрицания равнозначности , констант О и единицы. Сумматор содержит в каждом разряде элементы И-НЕ 1, ИЛИ-НЕ 2, ИСКЛЮЧАЮЩЕЕ ИЛИ 3, 4, элемент НЕ 5, ВДП-транзисторы р-типа 8, 9, комплементарные пары МДП-транзисторов 6, 7, МДП-транзисторы п-типа 10, 11. 1 ил., 1 табл. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1406591 А 1 (5D 4 G 06 F 7/50! фр,„. е. i pgg.. г .

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /, - д/

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2 1) 4166377/24-24 (22) 24.12.86 (46) 30.06.88. Бюл. ¹ 24 (72) А,И.Березенко, С.Е.Калинин и В.Г.Курочкин (53) 681.325.5(088.8) (56) Патент США № 4417314, кл. С 06 F 7/50, опублик, 1983.

Заявка Франции № 2534045, кл. G 06 F 7/50, опублик. 1984. (54) СУММАТОР (57) Изобретение относится к вычис,лительной технике, в частности к устройствам для арифметической и логической обработки цифровой информации. Цель изобретения — расширение функциональных возможностей сумматора за счет формирования функций конъюнкции, отрицания конъюнкции, дизъюнкции, отрицания дизъюнкции, равнозначности, отрицания равнозначности, констант "0" и единицы. Сумматор содержит в каждом разряде элементы И-НЕ 1, ИЛИ-HE 2, ИСКЛЮЧАЮЩЕЕ

ИЛИ 3, 4, элемент НЕ 5, ГЩП-транзисторы р-типа 8, 9, комплементарные пары МДП-транзисторов 6, 7, ИДП-транзисторы n — типа 10, 11. 1 ил., 1 табл.

1406591

Изобретение относится к вычислительной технике и может быть использовано для построения устройств арифметической и логической обработки цифровой информации.

Цель изобретения — расширение функциональных воэможностей путем формирования функций конъюнкции, дизъюнкции, отрицания равнозначности, константы нуля и константы единицы.

На чертеже представлена функциональная схема сумматора.

Сумматор содержит в каждом разряде элементы И-НЕ 1, ИЛИ-НЕ 2, первый 3 и второй 4 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ 5, комплементарную пару

МДП-транзисторов 6 (генерации переноса),-комплементарную пару МДП-транзисторов ? (передачи переноса), два

МДП -транзистора 8, 9 р-типа, два

МДП-транзистора 10, 11 п-типа, входы

12, 13 первого и второго операндов, вход 14 и выход 15 переноса, выход

16 суммы„ первый 17, второй 18, третий 19 и четвертый 20 входы управления режимом, шины 21, 22 питания и нулевого потенциала.

Набор функций, выполняемых устройством, и соответствующие коды управляющих сигналов представлены в таб.лице, где буквами А, В и С обозначены входы первого 12, второго 13 операндов и вход 14 переноса соответственно.

Функция на выходе суммы

Входы управления.режимом

20 19 18 17

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

АЧВ

А®В

cons t ф

АЛВ

Ач B

А ЮВ

const Ф

AAB

А+В+С

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

1 0 0 1

Устройство работает следующим образом.

При подаче на входы 19 и 20 управления лог. "1" МДП-транзисторы 8 и 9 закрываются, МДП-транзисторы 10 и 11 открываются, на входе 14 перел носа устанавливается значение лог, 0 так что второй элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 4 передает на выход 16 состояние выхода первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 3 без изменений.

При подаче на входы 17 и 18 управления лог. "0" на выходе элемента ИНЕ 1 устанавливается лог. "1". Первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3 инвертирует значение выхода элемента ИЛИ-НЕ 2, выдавая на выход 16 функцию диэъюнкции входных операндов.

При подаче на входы 17 и 18 управления лог. "1" и лог. "0" соответственно на выходе первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 формируется функция отрицания равнозначности

Р = (АЛВ) Л (AVB) Ч (АЛВ) A (AvB) (АЛ В) Ч (AAB), которая передается на выход 16 без изменений.

При подаче на входы 17 и 18 управления соответственно лог. "0" и лог. "1" выходы элементов И-НЕ

1 и ИЛИ-HE 2 устанавливаются в состояние лог. "1" н лог. "0" соответственно, так что первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3 выдает на выход 16 значение константы лог. "1".

При подаче на входы 17 и 18 управления лог. "1" на выходе элемента

ИЛИ-НЕ 2 устанавливается лог. "0", и первый элемент ИСКЛОЧАЮЩЕЕ ИЛИ 3

35 передает на выход 16 функцию отрицания конъюнкции входных операндов с выхода элемента И-НЕ 1.

При подаче на входы 19 и 20 уп-. равления лог. "0" 1ЯП-транзисторы 10

40 .н 11 закрываются, а МДП-транзисторы

8 и 9 открываются и устанавливают на входе 14 переноса значение лог.

"1", так что второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 передает на выход 16 уст45 ройства инверсию сигнала с выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3.

При подаче на входы 19 и 20 управления соответственно лог. "0" и лог.

"1" МДП-транзисторы 8 и 10 открываются, МДП-транзисторы 9 и 11 закрываются, и при наличии на входах 17 н 18 управления лог. "1" и лог, "0" соответственно устройство функциони-рует как сумматор с шиной последовательного распространения переноса.

При поступлении операндов А=В=1 на выходах элементов И-НЕ 1 и ИЛИ-НЕ

2 формируется лог. "0", и комплементарная пара МДП-транзисторов 6 выда1406591 ет на выход 15 переноса значение лог.

"1", при этом лог. "0" с выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 через элемент НЕ 5 выключает комплемен5 тарную пару МДП-транзисторов 7 и настраивает второй элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 4 на выдачу по выходу 16 логического значения с входа 14 йереноса.

При поступлении операндов А=В=О на выходах элементов И-НЕ 1 и ИЛИ-НЕ

2 формируется лог. "1", и комплементарная пара МДП-транзисторов 6 выдает на выход 15 переноса значение лог.

"0", при этом остальные узлы устройства функционируют аналогично случаю А=В=1. . При поступлении операндов А В на выходах элементов И-НЕ 1 и ИЛИ-НЕ

2 устанавливаются лог. " 1" и лог.

"0" соответственно, комплементарная пара МДП-транзисторов 6 закрывается, и на выходе первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 формируется значение лог. "1™, которое через элемент НЕ 25

5 открывает комплементарную пару

МДП-транзисторов 7, а также настраивает второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ

4 на выдачу по выходу 16 инверсии . логического значения с входа 14 переноса.

При подаче на входы 17 и 18 устройства любых других комбинаций управляющих сигналов арифметико-логические функции устройством не выпол35 няются, но электрические режимы работы узлов и элементов не нарушаются, так как хотя бы один МДП-транзистор комплементарной пары 6 постоянно закрыт. 40

При подаче на входы 19 и 20 управления устройства соответственно лог.

"1" и лог. "0" транзисторы 8 и 10 закрываются, и при любой комбинации управляющих сигналов на входах 17 и

18 устройства арифметико-логические функции им не выполняются, но электрические режимы работы узлов и элементов не нарушаются, так как в цепи генерации переноса будут отключены источники напряжения (питания и общий).

45 формула изобретения

Сумматор, содержащий в каждом разряде два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И-НЕ, элемент ИЛИ-НЕ, два ЩП-транзистора и-типа и первый МДПтранзистор р-типа, причем входы данного разряда первого и второго операндов сумматора соединены соответственно с первыми и вторыми входами элементов -HE ИЛИ-НЕ данного разряда, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с затвором. первого

МДП-транзистора п-типа и с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, второй вход которого соединен с входом переноса из предыдущего разряда сумматора и стоком первого МДПтранзистора п-типа, исток которого соединен с вь ходом переноса в следующий разряд сумматора, стоком первого МДП-транзистора р-типа и истоком второго МДП-транзистора п-типа, затвор которого соединен с выходом элемента ИЛИ-НЕ, выход элемента И-НЕ соединен с затвором первого МДП-транзистора р-типа, выход данного разряда суммы сумматора соединен с выходом второго элемента ИСКЛЮЧАК3ЦЕЕ ИЛИ, отличающийся тем, что, с целью расширения функциональных возможностей за счет формирования функций конъюнкции, дизъюнкции, отрицания равнозначности, константы нуля и константы единицы, в каждый раз-. ряд введены элемент НЕ, третий и четвертый МДП-транзисторы п-типа, второй, третий, четвертый МДП-транзисторы р-типа, причем первый и второй входы управления режимом сумматора соединены с третьими входами соответственно элементов И-НЕ, ИЛИ-НЕ, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом элемента НЕ, исток первого

МДП вЂ транзисто и-типа соединен с ис-. током второго МДП-транзистора р-типа, сток которого соединен со стоком первого МДП-транзистора п-типа и стоком третьего МДП-транзистора р- и и-типа и истоком третьего МДП-транзистора п-типа, затвор второго МДП-транзистора р-типа соединен с выходом элемента НЕ, выходы элементов И-НЕ, ИЛИ-НЕ соединены соответственно с первым и вторым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, третий вход управления режимом сумматора соединен с затвором третьего МДП-транзистора и-типа и четвертого МДП-транзисторов р-типа, четвертый вход управления режимом сумматора соединен с затворами третьего МДП-транзистора р-типа и четвертого МДП-транзисторов п-,òèïà, сток четвертого МДП вЂ транзисто и-ти1406591

Составитель M. Есенина

Техред M.Õoäàíè÷

Корректор 0 Кравцова

Редактор А. Маков ск ая

Тираж 704 Подписное

ВИИИПИ Государственного комитета СССР по делам изобретений и открытий

ll3035, Москва, Ж-35, Раушская наб., д, 4/5

Заказ 3194/44

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 па соединен с шиной нулевого потенциала сумматора, aего исток — со стоками второго и третьего МДП-транзисторов п-типа, шина питания сумматора соединена с истоком четвертого

МДП-транзистора р-типа, сток которого соединен с истоками первого и третьего МДП-транзисторов р-типа.