Логический анализатор

Логический анализатор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для комплексной отладки устройств, построенных на БИС и микропроцессорных БИС. Цель изобретения - повышение достоверности контроля. Поставленная цель достигается тем, что в логический анализатор, содержащий блок 1 входных компараторов, блок 2 триггеров , компаратор 3 кодов, блок 4 задания условий запуска, формирователь 5 тактовых импульсов, блок 6 памяти, счетчик-делитель 8, блок 9 запуска, счетчик 10 числа событий, счетчик 11 цифровой задеряски, элемент И 12, регистр 14 приема информации, блок 15 индикации, введен счетчик 7 адреса, .регистра 13 начального адреса, компаратор 16 адресов, сумматор 17, что способствует повышению точности отображения информации. Появляется возможность перестройки архитектуры логического анализатора при работе на меньшее число каналов с увеличением частоты записи информации, поступающей с каналов, в четыре раза, при этом не требуется производить дополнительные работы по смене или перемонтажу модулей, вся перестройка осуществляется автоматически и задается с внешней панели управления. 1 з.п. ф-лы, 3 ил. S (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН цр 4 G 06 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4107275/24-24 (22) 11.06.86 (46) 15.07.88. Бюл, Р 26 (72) А.Л.Мисуловин, Я,M.Ïîëÿêoâ, С.А.Раков, О.В.Дутикова и Л.В.Захарова (53) 681. 3(088.8) (56) Авторское свидетельство СССР

Р 1206787, кл. G 06 F 11/30, 1984.

Анализатор логический 821

1.404.047ТО.. (54) ЛОГИЧЕСКИЙ АНАЛИЗАТОР (57) Изобретение относится к вычислительной технике и предназначено для комплексной отладки устройств, построенных на БИС и микропроцессорных

БИС. Цель изобретения — повышение достоверности контроля. Поставленная цель достигается тем, что в логический анализатор, содержащий блок 1 входных компараторов, блок 2 тригге„„ЯО„„141ООЗЗ А1 ров, компаратор 3 кодов, блок 4 задания условий запуска, формирователь

5 тактовьгх импульсов, блок 6 памяти, счетчик-делитель 8, блок 9 запуска, счетчик 10 числа событий, счетчик 11 цифровой задержки, элемент И 12, регистр 14 приема информации, блок 15 индикации, введен счетчик 7 адреса, .регистра 13 начального адреса, компаратор 16 адресов, сумматор 17, что способствует повышению точности отображения информации, Появляется возможность перестройки архитектуры ло-. гического анализатора при работе на меньшее число каналов с увеличением частоты записи информации, поступающей с каналов, в четыре раза, при этом не требуется производить дополнительные работы по смене или перемонтажу модулей, вся перестройка осу ществляется автоматически и задается с внешней панели управления. 1 з.п. ф-лы, 3 ил.

14 0033

Изобретение относится к вычисли( тельной технике и предназначено для ,комплексной отладки устройств, по( строенных на БИС и микропроцессорных

;БИС .

Цель изобретения — повышение досоверности контроля, На фиг.1 приведена структурная хема логического анализатора, на 10 иг.2 — структурная схема блока памя. и; на фиг.3 — функциональная схема лока памяти.

Логический анализатор содержит лок 1 входных компараторов, блок 2 риггеров, компаратор 3 кодов, блок задания условий запуска, формирова:" ель 5 тактовых импульсов., блок 6 па-ти, счетчик 7 адреса, счетчик-р=итель 8, блок 9 запуска, счетчик 20

0 числа событий, счетчик 11 цифровой адержки, элемент 12 И, регистр 13 ачального адреса, регистр 14 приема нформации, блок 15 индикации. компа=атор 16 адресов, сумматор 17.

Блок 6 памяти (фиг.2) содержит льтипдексор 18 управления адресом

ГОХУА), узел 19 регистров. элемент

0 задержки, мультиплексор ? . даннь.х

МХД), узел 22 оперативной памяти .30 блок ОЗУ) „мультиплексор 23 управления записью (ИХУЗ).

На функциональной схеме блока 6 амяти (фиг.3) показано сс,единение егистров (Рг) 24 блока 19 регистров ячейками узла оперативной памяти

ОЗУ) 25 блока 22 ОЗУ.

Анализатор работает следующим об" азом.

Информация на входе сравнивается блоке 1 входных компараторов и норЙируется по амплитуде для ТТЛ (логи«еский "0" менее 0,4 В, логическая 1" более 2,4 В) . C выхода блока 1 т1ходных компараторов информация пос, упает в блок 2 триггеров,, которые

a àKòèðóþòñR приходящими из блока 1 входных компараторов тактовыми им-г(ульсами, что позволяет исключить разброс задержки информационных сигНалов. Из блока 2 триггеров информа.«О ция поступает для записи г, блок 6 памяти. Если код входной информации

Не совпадает с кодом, введенным с пгр едней панели логического анализатоpea через блок 4 задания условий за55 п уска, то запись в память происходит н епрерывно. Старые данные вытесняются н овыми. Зтот процесс продолжается до момепта прихода запускающегo слова.

Запускающее слово — это совпадение комбинации нулей и единиц, приходящих одновременно по всем каналам, с комбинацией нулей и единиц, введенных в компаратор 3 кодов с передачей панели анализатора. При приходе запускающего слова дальнейшая работа возможна в одном из трех режимов:

-режим "Начало" без цифровой задержки,.

-режим "Началоп с цифровой задержкой, -режим пКонец".

B режиме "Начало" без цифровой задержки работа происходит следующим образом. Компаратор 3 кодов выдает сигнал на блок 9 запуска через счетчик 10 числа событий. Если счетчик

10 числа событий установлен на нуль, то с приходом э ",îãî сигнала срабатывает блок 9 запуска, давая разрешение на счетчик-делитель 8 и на регистр 13. начального адреса,::-куца по данному сигналу записывается показание счетчика 7 адреса. Счетчик 7 адреса определяет адрес в блоке 6 памяти записываемой информации,, Та:.ким образом, регистр 13 начального адреса фиксирует начальный адрес псступающей информации. В блоке 6 памяти хранится информация, включающая запускающее

cJIoBo и ко«гичество тактов, следующих за ним и определяемых счетчиком-делителем 8. Остальная область памяти блока 6 памяти хранит "предысторию".

Если счетчик 10 числа событий установлен не на нуль, то блок 9 запуска сработает только после заполнения счетчика 10 числа событий. После окончания цикла записи по сигналу от счетчика-делителя 8, прошедшему через элемент 12 И и поступившему на формиPOBHTBJ1B 5 TRKTOBbIX импульсов, IIOC ледний формирует сигналы считывания из блока 6 памяти. Начальный адрес с регистра 14 начального адреса поступает в сумматор 17, где корректиру"ется с учетом того, что с момента прихода запускающего слова и до момента фиксации начального адреса, учитывая задержку на элементах, теряется несколько тактов считывания. Поэтому сумматор 17 компенсирует задержку, вычитая из начального адреса заданную величину. Далее скорректирован:-".ый начальный адрес поступает на компаратор 16 адресов, который

3 14100 после совпадения значений сумматора

1? и счетчика 7 адреса выдает разрешение регистру 14 на прием поступающей из блока 6 памяти информации.

В режиме "Начало| при наличии цифровой задержки после прихода разрешения от компаратора 3 кодов после срабатывания устройства 9 запуска и счетчика-делителя 8 не происходит ос- 10 тановки записи в блок 6 памяти, а выдается лишь разрешение на счетчик 11 цифровой задержки. В этом случае в блоке 6 памяти фиксируются данные, отстоящие от момента запуска Hp число 1» тактовых импульсов, определяемых цифровой задержкой.

В режиме "Конец" счетчик 11 цифровой задержки и счетчик-делитель 8 блокируются и поэтому остановка запи- 20 си в память происходит немедленно с приходом запускающего слова. В бгоке

6 памяти фиксируются запускающее слово и количество тактов, прошедших в память непосредственно перед моментом 25 запуска.

Запись в блок 6 памяти происходит следующим образом. Адрес ячейки памяти, где будет храниться информация, со счетчика 7 адреса через узел 19 регистров поступает в узел 22 ОЗУ.

Запись в узел 19 регистров происходит по сигналу от мультиплексора 18. Мультиплексор 18 управляет прохождением тактирующих сигналов с формирователя

5 тактовых импульсов. Данные для записи в узел 22 ОЗУ поступают через мультиплексор 21 с блока 2 триггеров привязки. Запись и считывание информации из узла 22 ОЗУ происходит после прихода управляющих сигналов с мультиплексора 21, куда они поступают с формирователя 5 тактовых импульсов через элемент 20 задержки.

В зависимости от того, на какое количество каналов работает анализатор, различают два режима работы: медленный — при работе на 32 канала и - быстрый — при работе на 8 каналов.

Отличие работы логического анализатора в одном из режимов состоит в том, что с уменьшением числа каналов в 4 раза, в 4 раза повышается частота записи информации, что ведет к повьппению достоверности контроля.

В медленном режиме запись информации со всех 32 каналов происходит одновременно в 8 первых ячеек 25

33

»

ОЗУ. Каждой ячейке 25 ОЗУ соответствует свой шестиразрядньп» регистр

24. Адрес для записи информации в ячейку ОЗУ 25 поступает со счетчика 7 адреса одновременно на все регистры

24, а оттуда после прихода разрешения записи с мультиплексора 18 на адресные входы ячеек ОЗУ 25. Запись данных, установленных на информационных входах ячеек ОЗУ 25 происходит после прихода управляющих сигналов с мультиплексора 23.

При работе в быстром режиме запись происходит в ячейки ОЗУ 25 попарно— сначала в 1 и 2, потом в 3 и 4 и т.д.

Это обусловлено тем, что частота смены информации на информационных входах ячеек ОЗУ 25 больше частоты записи в ячейки ОЗУ 25. Поэтому процесс записи распараллеливается.

Формула изобретения

1 .Логический анализатор, содержащий блок входных компараторов, блок триггеров; компаратор кодов, блок задания условий запуска, формирователь тактовых импульсов, блок памяти, счетчик-делитель, блок запуска, счетчик числа событий, счетчик цифровой задержки, регистр приема информации, блок индикации и элемент И, причем вход блока входных компараторов является информац»»онным входом анализатора, информаЦионный и тактовый выходы, блока входных компараторов соединены с соответствующими входами блока триггеров, первый выход которого соединен с входом данных блока памяти и первым информационным входом компаратора кодов, тактовый вход которого соединен с вторым выходом блока триггеров, тактовый вход которого соединен с тактовым входом формирователя тактовых импульсов, выход кото-, рого соединен с тактовым входом счетчика цифровой задержки, вход запуска которого соединен с информационным входом счетчика числа событий и выходом компаратора кодов, второй информационньп» вход которого соединен с выходом блока задания условий запуска, выход блока памяти соединен с информационным входом регистра приема информации, выход которого подключен к входу блока индикации, выход счетчика числа событий подключен к первому разрешающему входу блока

1410033 запуска, выход которого соединен с входом разрешения счетчика-делителя, а выход счетчика цифровой задержки ,соединен с первым входом элемента И, второй вход которого соединен с выходом счетчика-делителя, о т л и ч а= ю шийся тем, что, с целью повышения достоверности контроля, анализатор содержит счетчик адреса, ре- 1п гистр начального адреса, компаратор адресов и сумматор, причем вход раз решения формирователя тактовых им1 пульсов соединен с выходом элемента ,.И, третий вход которого соединен с входом разрешения счетчика адреса, тактовым входом счетчика цифровой ".àдержки и с входом чтения-записи блока памяти, адресный вход которого ".о=единен с выходом счетчика адреса, ин- р0 формационным входом регистра начального адреса и с первым входом компаратора адресов, выход блока запуска соединен с входом стробирования регистра начального адреса. а первый вход элемента И соединен с вторым входом разрешения блока запуска, вы-!

Ixop регистра начального адреса сое динен с входом сумматора, выход которого соединен с вторым входом компаратора адресов, выход которого соединен с входом разрешения регистра приема информации.

2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок памяти соцержит мультиплексор управления адресом, узел регистров, элемент задержки, мультиплексор данных, мультиплексор управления записью и узел оперативной памяти, информационный вход которого соединен с выходом мультиплексора данных, адресный вход — с выходом узла регистров, управляю1ций вход чтения-записи — с выходом мультиплексора управления записью, вход которого соединен с выходом элемента задержки, вход которого соединен с входом мультиплексора управления адресом н является входом чтения-записи блока памяти, вьжоЕ . мультиплексора управления адресом соединен с такто"" вым входом узла регистров, информаци.= онный вход которого является адресным входом блока памяти, вход мультиплексора данных является входом данных блока памяти, выход узла оперативной памяти является выходом блока памяти.

1410033

Составитель С.Старчихин

Техред Л.Олийнык Корректор М,Пожо

Редактор А.Долинич

Тираж 704 Подписное

BHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 Заказ 3481/45

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная,