Устройство адресации памяти

Устройство адресации памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении систем памяти микроэвм. Цель изобретения расширение функциональных возможиостей устройства адресации памяти за счет реализации возможности адресации дополнительной памяти равного с основной объема. Поставленная цель достигается путем введения в состав устройства элементов И 7 10, 11, 13, 14, элементов HJM 8 и 15, триггеров 9 и 12. Указанные элементы формируют дополнительный разряд адреса в зависимости от состояния разряда адресации байта магистрали ЭВМ и от типа команды (байтовая-небайтовая). При разработке программ для вычислительной системы с устройством адресагщи памяти могут быть использованы стандартные средства автоматизации программирования , 1 ил. SS

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН азу ш> (5И 4 G 06 F 12/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4137930/24-24 (22) 21. 10. 86 (46) 15,07.88. Бюл. М 26 (72) А.И.Горбунов, Л.А.Кириллова, А.И.Ляхов, Э.В.Щенов, В.В.Pазумов и С.И.Борзенков (53) 681. 325 (088. 8) (56) Авторское свидетельство СССР

9 1260955, кл. G 06 F 9/36, 1985.

"Электроника В" MC 11200.1 и

МС 11200.5 ПГЩМ2.791.013. Техническое описание, 1981. (54) УСТРОЙСТВО АДРЕСАЦИИ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при построении систем памяти микроЭВМ. Цель изобретения расширение функциональных возможнос тей устройства адресации памяти за счет реализации вазможности адресации дополнительной памяти равного с основной объема. Поставленная цель достигается путем введения в состав устройства элементов И 7, 10, 11, 13, 14, элементов И. И 8 и 15, триггеров

9 и 12, Указанные элементы формиру от дополнительный разряд адреса в зависимости от состояния разряда апресации байта магистрали ЭВМ и ат типа команды (байтавая-небайтавая). При разработке программ для вычислительной системы с устройством адресarди памяти могут быть использованы стандартные средсгва автоматизации программирования. 1 ил.

141i)03 i

Изобретение относится к вь1чиспительной технике и может быть испо11ь;зовано при построении систем памяти микроЭВМ.

Пель изобретения — расширение функциональных возможностей устройства за счет реализации возможности адресации дополнительной памяти равного с основной объема. 1О

На чертеже представпепа функциональная схема устройства, Устройство адресации памятrr содержит регистр 1 команд, арифметико †по1 гический блок 2, дешифратор 3 команд, 1 -, блок 4 управления адресом микрокома:- -. ды, блок 5 управляющей памяти,, регистр 6 микрокоманд, элемент Vi 7., элемент ИЛИ 8, первый триггер 9, эле--! менты И 10 и 11, второй триггер 12., 20 элементы И 13 и 14 элемент ИЛИ1 5 и имеет информационный вход 16, вы"ход 17 адреса следующей команды, выход 18 дополнительного разряда адреса. 25

Устройство работает следующим образом.

Команда, выбранная из памяти, через вход 16 поступает в регистр 1 команд и записывается в него по микропрограмме. Из регистра 1 команд раз-. ряды команды поступают как в арифметика-логический блок 2„ так и на вход, дешифратора 3 команд. В зависимости от кода команды блок 4 управления ад

3. : ресом микрокоманды формирует начальный .адрес микропрограммы исполнения данной команды, По сформированному адресу микрокоманды из блока 5 управ-,ляющей памяти выбирается микрокоманда, которая затем записывается в регистр 6 микрокоманд. В регистровом арифметико-логическом блоке 2 один из регистров используется как счетчик адреса команд„ в который по микропроэ грамме заносится адрес следующей команды, который будет присутствовать на выходе 17.

Элемент И 11 выделяет по адресу микрокоманды момент начала формиро::. а-

50 ния адреса команды. Импульс, сформированный на выходе элемента И 11., устанавливает триггер 12 признака адре-са команды в нулевое или единичное состояние в зависимости от состояния

< к" разряда адресации байта (ООр магистрали), и если команда не байтовая, то на выходе элемента И 13 будет нулевое состояние, так как триггер 9 пр знака:11111rcrr байта будет н пупе ном сocòerrrrèè. Таким образом, на выходе элемента ИЛИ 15 будет cnñòcIÿrrèe разряда «дресации байта (OOp) и поэтому в дополнительном 11+1 разряде магистрали будет нулевое сс стояние, если адрес команды ir данных четный, и единич roе состояние, "-.ñëè адрес команды ипи данных нечетный„ При выполнении команд с байтовыми операциями обращение за операндом производится в ту памятr-, откуда выбрана команда, так как в этом случае нг выходе дешифратора 3 команд будет присутствовать признак sarrrrc;-r байта„ и гер 9 признака запис1л байта установится в единичное состояние, так как на Bhrxojie элемента И 7 сформируегся импульс,. На выходе эле11ента И 13 будET. лог. "1" ипи "0", а на выходе элемента И 14 пог. 0", при этом на выходе элемента ИЛИ 15 и на выходе 18 устройства будет состояние, зависящее от адреса команды.

11 о р м у и а и з о б р е т е н и я

Устройство адресации памяти, содержащее регистр команд, арифметикологичес сий блок, дешифратор команд, блок управ11ения адресом микрокоманды блок у11равляю1цей памяти, регистр микрокоманд, причем информационный вход регистра команд является информационным входом устр-йства, вход записи регис яра команд соединен с входами занeceíèÿ арифметико-л1згического блока, блока управления адресом микрокоманды и с выходом признака микропрограммы регистра микрокоманд, выход регистра команд соединен с информапионным входом дешифратора команд и с информационным входом арифметико-логического блока, выходы разрядов которого являются адресными выходами устройства, выход стар гового адреса . дешифратора команд соединен с информационным входом блока управления адресом микрокоманды,„ выход разрешения которого соединен с входом разрешения дешифратора команд, выход начального адреса микропрограммы блока управления адресом микрокоманды соединен с адресным входом блока управляющей памяти, выход блока управляющей памяти соединен с информационным входом рег1лстра микрокоманд., o т л и ч а ющ e e с я тем, что, с цепью расши1410039

Составитель И.Андреев

Техред Л.Олийнык

Корректор С.Черни

Редактор А.Долинич

Заказ 3481/45 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, рения класса решаемых задач за счет адресации дополнительной памяти равного с основной объема, в него введены пять элементов И, два элемента, ИПИ, два триггера, причем входы первого элемента И соединены с соответствующими разрядами выхода начального адреса микропрограммы блока управления адресом микрокоманды, выход первого элемента И соединен с входом синхронизации первого триггера, вход сброса которого соединен с выходом сброса блока управления адресом микрокоманды и с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента

И, входы которого соединены с соответствующими разрядами информационного выхода регистра микрокоманд, первый вход третьего элемента И соединен с выходом признака байтовой команды дешифратора команд, вход разрешения которого соединен с вторым входом третьего элемента И, выход кото5 рого соединен с входом установки второго триггера, вход сброса которого соединен с выходом первого элемента ИЛИ, прямой выход второго триггера . соединен с первым входом четвертого

1 элемента И, второй вход которого соединен с выходом первого триггера, информационный вход которого соединен с соответствующим разрядом выхода следующего адреса арифметико-логического блока и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, инверсный выход второго триггера соединен с вторым входом пятого элемента И, выход второго элемента ИЛИ является выходом дополнительного разряда адреса устройства,