Модуль вычислительной системы

Модуль вычислительной системы

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для организации вычислительньк систем. Целью изобретения является повышение производительности модуля за счет установления приоритетной дисциплины обслуживания, Поставленная цель достигается тем, чтов устройство, содержащее узел 1 сравнения, триггер 2 состояния, передающий регистр 3, регистр 4 адреса и процессор 7, введены мультиплексор 5 и блок 6 управления. Модуль вычислительной системы выполняет новые функции, которые реализуются с относительно меньшими затратами. Ис- .ключается возможность полной монополизации магистрали активно.передающим модулем, обеспечивается освобождение магистрали от пакетов невостребованных сообщений, предназначенных отключенным либо неисправным модулям. 1 з.п. ф-лы, 2 ил. с 3

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

PEC4YBflHH (51)4 G 06 F 13/12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

40 ДЕЛАМ ИЗОБРЕТЕНИЙ И.ОТНРЫТИЙ (21) 4129340/24-24 (22) .04.10.86 (46) 15,07.88. Бюл. к- 26 (71) Воронежский политехнический институт (72) С.Р.Прохончуков (53) 68 1.325(088.8) (56) Авторское свидетельство СССР

Ó 734654, кл, G 06 F 13/14, 1980.

Авторское свидетельство СССР У 962907,, кл-. G 06 G 13/00,,1980. (54) МОДУЛЬ .ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ (57) Изобретение относится к вычислительной технике и может быть использовано для организации вычислительных систем. Целью изобретения является повышение преизводитель„„Я0„„1410044 А1 ности модуля за счет установления приоритетной дисциплины обслуживания.

Поставленная цель достигается тем, что. в устройство, содержащее узсл 1 сравнения, триггер 2 состояния, передающий регистр 3, регистр 4 адреса и процессор 7, введены мультиплексор

5 и блок 6 управления. Модуль вычислительной системы выполняет новые функции, которые реализуются с относительно меньшими затратами. Исключается возможность полной монополизации магистрали активно передающим модулем, обеспечивается освобождение магистрали от пакетов невостребованных сообщений, предназначенных отключенным либо неисправным модулям. 1 з.п. ф-лы, 2 ил.

1410044

Изобретение относится к вычислительной технике и может быть использовано для организации вычислительных систем.

Целью изобретения является повышение производительности модуля за счет установления приоритетной дис- . циплины обслуживания.

На фиг, 1 показана схема модуля вычислительной. системы; на фиг. 2 функциональная схема блока управления.

В состав модуля входят узел 1 сравнения, триггер 2 состояния, передающий регистр 3, регистр 4 адре са, мультиплексор S, блок 6 управления.и процессор 7.

Формат сообщения, передаваемого. между модулями, содержит следующие поля: адрес отправителя, адрес получателя; собственно данные.

Регистр 4 адреса хранит адрес модуля, соответствующий адресу процессора 7, 25

Узел 1 сравнения предназначен для сравнения полей адресов получателя и отправителя в формате сообщения с адресом процессора 7 вычислительной системы, хранящимся в регистре 4 30 ! адреса. Узел. 1 сравнения вырабатывает один из сигналов:, Свой", "Чужой", "Оповещение", Сигнал "Оповещение" информирует модуль вычислительной системы о обнаружении невостребованных сообщений, циркулирующих по магистрали. !

Триггер 2 состояния указывает состояние (" Занят" или "Свободен" ) передающего регистра 3.

Блок 6 управления (фиг. 2) содержит схему 8 приоритета, с первого по третий элементы ИЛИ 9-11, элемент НЕ

12, элемент И-НЕ 13, первый и второй одновибраторы 14 и 15.

Схема 8 приоритета предназначена для формирования очереди заявок с магистрали и процессора 7 вычислительной системы на передачу сообщений, причем при одновременном поступлении заявок на передачу приоритет имеет магистраль.

Блок 6 управления вырабатывает серию управляющих сигналов: "Выбор О/1", предназначенный для подключения одного из двух источников информации магистрали (процессор или магистраль) при записи сообщения в передающий регистр 3; "Запись" — для записи сообщения в передающий регистр 3 и установки триггера 2.К состояния в состо-. яние "Занят"; "ППРМ" — для подтверждения приема сообщения из процессора

7 вычислительной системы в передающий регистр 3; "Установка" — для установки триггера 2 (К-1) состояния в состояние

"Свободен".

Иэ триггера 2 состояния в блок 6 управления поступает сигнал "свободен" или "Занят", отражающий состояние передающего регистра 3.

Модель работает следующим образом.

Работу вычислительной системы покажем на примере работы К-ro модуля (К= 1,М), где М вЂ” общее количество мо-, .дулей, так как работа всех модулей аналогична, При этом индекс модуля в позициях узлов опущен там, где это не вызывает неоднозначности ° Каждый модуль может работать в трех режимах:

"Запись", "Чтение", "Передача".

В режиме "Запись" производится прием сообщения модулем от процессора. При необходимости передать сообщение процессор 7 информирует блок 6 управления сигналом готовности к передаче (ГПРД") нулевого уровня.

Блок 6 управления вырабатывает сигнал

"Выбор 1 лишь в том случае, если требование на передачу от процессора

7 поступило на вход схемы 8 приоритета быстрее, чем требование на передачу со стороны соседнего (К-1) моду" ля, иначе происходит ожидание очереди обслуживания. При этом блок 6 управ- ления анализирует сигнал состояния триггера 2.. Если триггер 2 находится в состоянии "Свободен" и на управляющий вход мультиплексора S поступает сигнал "Выбор 1", то блок 6 управления вырабатывает сигналы: "Запись", который разрешает запись сообщения из процессора 7 модуля вычислительной системы и адреса отправителя из рег гистра 4 адреса в передающий регистр

3, а также устанавливает триггер 2 состояния в состояние "Занят", "ППРМ" - для подтверждения приема сообщения иэ процессора 7 в передающий регистр 3, после чего сигнал

"ГПРД" переходит в состояние высокого уровня.

В режиме."Чтение" производится прием сообщения, предназначенного для процессора 7 модуля вычислительной системы. Включение узла 1.К сравнения происходит по переднему фронтч

1410044

Формула изобретения

1. Иодуль вычислительной системы, содержащий передающий регистр, узел сравнения, триггер состояния, регистр адреса и процессор, причем выход передающего регистра является информационным выходом модуля, вход разрешения сравнения узла сравнения является первым входом установки модуля, вход сброса триггера состояния является вторым входом установки модуля, выход изменения сигнала состояния триггера 2.(К-1) из состояния "Свободен." .в состояние "Занят". Процессор 7 модуля анализирует состояние сигнала

"Свой" жа своем входе разрешения приема информации. Обнаружив переход сигнала в нулевой. уровень, про- цессор 7 производит прием сообщения и вырабатывает сигнал подтверждения приема "Принято", который поступает в блок 6 управления и узел 1 сравнения. После этого сигнал - Свой переходит в состояние высокого уровня, а блок 6.К вырабатывает сигнал "Установка", который устанавливает триггер 2,(К-1) состояния в состояние "Свободен", При обнаружении невостребованного сообщения, циркулирующего по магист- 20 рали, процессор 7 модуля вычислительной системы производит прием этого сообщения с сигналом "Оповещение".

В режиме "Передача" осуществляется .запись сообщения с выхода (К-1) 25 модуля обмена в передающий регистр

З.К. Отличие этого режима от режима

"Чтение" заключается в том, что узел

1,К сравнения вырабатывает сигнал

"Чужой" нуоевого уровня на своем выходе признака несовпадения. Если схема 8 приоритета вырабатывает сигнал "Выбор" 0 и триггер 2.К состояния находится в состоянии Свободен то блок 6.К вырабатывает сигналы

"Запйсь и "Установка". После сего сигнал "Чужой" переходит в состояние высокого уровня.

Предлагаемый модуль вычислительной системы исключает воэможность полной 40 монополизации магистрали активно передающим модулем, за счет введения схемы приоритета, которая формирует очередь заявок с магистрали и процессора на передачу сообщений в передающий регистр 3. признака совпадения узла сравнения соединен с входом разрешения приема информации процессора, вход запрещения приема информации которого соединен с выходом признака недействительного адреса узла сравнения, о т л ич а ю шийся тем, что, с целью повышения производительности модуля за счет установления приоритетной дисциплины обслуживания, в него введены мультиплексор и блок управления, причем информационный вход модуля соединен с первым информационным входом мультиплексора,-с информационным входом процессора и первым информационным входом узла сравнения, выход признака несовпадения которого соединен с первым входом блока управления, первый выход которого соединен с управляющим входом мультиплексора, выход регистра адреса соединен.с соответствуюцЭ ми разрядами второго информационного входа мультиплексора и разрядами второго информационного входа узла сравнения, информационные выходы процессора соединены с соот-. ветствующими разрядами второго информационного входа мультиплексора, выход которого соединен с информационным входом передающего регист,"а, выход подтверждения приема информации процессора соединен с входом сброса узла сравнения и с вторым входом блока управления, выход готовности к передаче информации процессора соединен с третьим входом блока управле-ния, второй выход которого соепинен с входом разрешения передачи процессора, третий выход блока управления соединен с входом записи передающего регистра и с входом установки триггера состояния, выход которого соединен с четвертым входом блока управления и является выходом признака состояния модуля, четвертый выход блока .управления соединен с входом приостанова узла сравнения и является выходом признака готовности модуля,, 2. Модуль по п. 1, о т л и ч а юшийся тем, что блок управления содержит схему приоритета, три элемента ИЛИ, два одновибратора, элемент

НЕ, элемент И-НЕ, причем первый и второй входы схемы приоритета являются соответственно первым и третьим входами блока, первый выход схемы приоритета подключен к первому входу первого элемента ИЛИ, выход которого

1410044

Составитель E. Устинов

Техред A.Kðàâ÷óê Корректор А..Тяско

Редактор О. Спесивых

Заказ 3482/46

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4 соединен с первым входом первого одновибратора, второй вход которого соединен с четвертым входом блока и с выходом элемента НЕ, второй выход

В схемы приоритета соединен с вторым входом первого элемента ИЛИ, с первым входом элемента .И-HE и является первым выходом блока, выход элемента HE соединен с вторым входом элемента

И-НЕ, выход которого подключен к первому входу второго одновибратора, вто-! рой вход которого соединен с третьим выходом схемы приоритета, выход второго одновибратора соединен с первым входом третьего элемента ИЛИ и является выходом блока, выход первого одновибратора подключен к первому входу второго элемента ИЛИ и к второму входу третьего элемента ИЛИ, выход которого является третьим выходом блока, второй .вход .блока управления соединен с вторым входом второго элемента ИЛИ, выход которого является чет» вертым выходом блока.