Устройство для контроля блоков памяти

Устройство для контроля блоков памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислитель-, ной технике, в частности к запоминающим устройствам, и может быть использовано для контроля блоков памяти. Цель изобретения - повышение быстродействия устройства . Устройство содержит блок 1 управления , в состав которого входят элемент 2 задержки, ключи 4 и 5, делитель 6 частоты, дешифратор 7, элементы И 8-10. Устройство также содержит счетчики 12 и 19, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 13, блок 14 сравнения, триггеры 15 и 16, элемент ИЛИ 17 элементы И 18 и 23, блок 20 индикации Устройство подключается к блоку 11 контролируемой памяти. 2 ил.

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК.Л0„„1410104 (51) 4 G 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ в

CO

° Вь

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4073688/24-24 (22) 09.06.86 (46) 15.07.88. Бюл. № 26 (72) В. В. Дмитриев, А. Г. Солошенко, С. Д. Малахов, С. А. Косарев и А. Н. Дебальчук (53) 681.327 (088.8) (56) Авторское свидетельство СССР № 428455, кл. G 11 С 29/00, 1972.

Авторское свидетельство СССР № 926725, кл. G 11 С 29/00, 1980. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано для контроля блоков памяти. Цель изобретения — повышение быстродействия устройства. Устройство содержит блок 1 управления, в состав которого входят элемент 2 задержки, ключи 4 и 5, делитель 6 частоты, дешифратор 7, элементы И 8 — 10. Устройство также содержит счетчики 12 и 19, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 13, блок 14 сравнения, триггеры 15 и 16, элемент ИЛИ 17 элементы И 18 и 23, блок 20 индикации

Устройство подключается к блоку 11 контролируемой памяти. 2 ил.

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано для контроля блоков памяти.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 приведена функциональная схема предлагаемого устройства; на фиг. 2 временные диаграммы, поясняющие принцип работы устройства.

Устройство содержит (фиг. 1) блок 1 управления, состоящий из элемента 2 задержки, вход которого является входом 3 синхронизации устройства, ключей 4 и 5, делителя 6 частоты, дешифратора 7 и элементов И 8 — 10.

К устройству подключается блок ll контролируемой памяти.

Устройство также содержит первый счетчик 12, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 13, блок 14 сравнения, первый 15 и второй 16 триггеры, элемент ИЛИ 17, первый элемент И 18, второй счетчик 19, блок

20 индикации, установочный вход 21, дешифратор 22 и второй элемент И 23.

Устройство работает следующим образом.

В исходном состоянии на выходе триггера 15 присутствует низкий потенциал, поступающий на управляющие входы ключей 5 и 4 и запрещающий прохождение синхроимпульсов на вход делителя 6 и входы элементов И 9, 10 и 8. При поступлении на вход 21 импульса установки (фиг. 2а) обнуляются делитель 6, счетчики 12 и 19, триггер 16, а также устанавливается высокий потенциал на выходе триггера 15. При этом ключи 4 и 5 открываются. На синхронизирующий вход делителя 6 начинают поступать синхроимпульсы (фиг. 2б) . Делитель осуществляет деление частоты синхроимпульсов с коэффициентом деления, равным 3. При этом на выходах дешифратора 7 формируются импульсные последовательности (фиг. 2г,д,е), которые поступают на входы элементов И 10, 9 и 8 соответственно. На другие входы этих элементов поступают через ключ 5 задержанные (например, на половину периода) элементом 2 задержки синхроимпульсы (фиг. 2в). В результате на выходах элементов И 10, 9 и 8 формируются первая, вторая и третья стробирующие импульсные последовательности (фиг. 2ж,з,u). Так как на информационный вход блока 11 памяти с выхода триггера 16 поступает низкий потенциал, то первым после импульса установки импульсом первой стробирующей последовательности (фиг. 2ж) происходит запись 0 в ячейку блока 11 памяти с номером 1. В промежутке между первым и вторым импульсами первой стробирующей последовательнос104

2 ти контролируемый блок 11 памяти воспроизводит информацию из ячейки памяти с номером 1 и ячейки с номером 2, так как отрицательным фронтом импульсной последовательности, поступающей с выхода дешифратора 7 на синхронизирующий вход счетчика 12, происходит переключение адресов ячеек блока 11. Затем производится запись 0 в ячейку памяти с номером

2 и воспроизведение информации из ячейl0 ки с номером 2 и ячейки с номером 3.

Одновременно воспроизводимая инфор мация с выхода контролируемого блока 11 поступает на вход блока 14 сравнения, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13, на один из входов которого поступает низкий уровень с выхода триггера 16, а на другой вход — импульсная последовательность с третьего выхода дешифратора 7 (фиг. 2е). Полученные в результате сравне20 ния импульсы ошибки поступают на один из входов элемента И 18, на другой вход которого поступает вторая стробирующая последовательность (фиг. 2з), выделяющая ошибки только в моменты воспроизведения информации из ранее записанной ячейки памяти контролируемого блока 11 памяти, что позволяет выявить неисправные ячейки памяти, на выходах которых постоянно присутствует высокий потенциал. Запись, воспроизведение 0 и сравнение производятся до полного заполнения всех ячеек контролируемого блока 11 памяти 0-символам и. Отрицательным фронтом старшего разряда счетчика 12 переключается триггер 16 и на его выходе устанавливается единичный потенциал, поступающий на

35 информационный вход контролируемого блока 11 памяти. Первым после переключения триггера 16 импульсом первой стробирующей последовательности в ячейку блока 11 памяти с номером 1 производит40 ся запись 1. Затем производится воспроизведение информации из ячейки памяти с номером 1 и ячейки с номером 2. Далее производится запись 1 в ячейку с номером

2, воспроизведение информации из ячейки с номером 2 и ячейки с номером 3.

45 Воспроизводимая информация с выхода контролируемого блока 1! поступает на один из входов блока 14 сравнения, на другой вход которого поступает импульсная последовательность с выхода элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 13 (фиг. 2л).

Полученные в результате сравнения импульсы ошибки поступают на вход элемента

И 18, где стробируются четвертыми стробирующими импульсами (фиг. 2к), полученными в результате сложения вторых и третьих стробирующих импульсов на элементе ИЛИ 17. Таким образом, при повторном перебое ячеек памяти контролируемого блока 11 производится контроль записи

1410104

1 символа в ячейку памяти и проверка неизменности состояния следующей ячейки памяти, что позволяет выявить не только неисправные ячейки памяти, на выходе которых постоянно присутствует низкий потенциал, но и все закороченные между собой ячейки. Запись 1, считывание и сравнение записанной и считанной информации производятся до заполнения всей ячеек памяти контролируемого блока 11 памяти

1-символами. Дешифратор 22 выделяет импульс последнего адреса контролируемого блока, отрицательным фронтом которого переключается триггер 15. Нулевой потенциал на его выходе запирает ключ 4 и 5.

Импульсы ошибки с выхода элемента И 18 15 поступают на вход счетчика 19, где подсчитываются, и число их отображается на блоке 20.

Формула изобретения

Устройство для контроля блоков памяти, содержащее блок сравнения, первый триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и блок управления, первый выход которого является выходом записи-чтения устройства, причем первый вход блока сравнения является информационным входом устройства, второй вход блока сравнения соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены второй триггер, первый и второй счетчики, дешифратор, первый и второй эле4 менты И, элемент ИЛИ и блок индикации, причем вход синхронизации блока управления является входом синхронизации устройства, входы установки триггеров, счетчиков и блока управления объединены и являются установочным входом устройства, счетный вход первого счетчика подключен к второму выходу блока управления, выходы разрядов первого счетчика соединены с информационными входами дешифратора и являются адресными выходами устройства, выход переполнения первого счетчика подключен к информационному входу второго триггера, выход которого подключен к управляющему входу дешифратора, первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первому входу второго элемента И и является входом выборки контролируемого блока памяти устройства, третий и четвертый выходы блока управления соединены соответственно с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и вторым входом второго элемента И, выход которого подключен к первому входу элемента ИЛИ, второй вход которого соединен с пятым выходом блока управления, выход элемента ИЛИ соединен с первым входом первого элемента И, второй вход которого соединен с выходом блока сравнения, выход первого элемента И соединен со счетным входом второго счетчика, выходы разрядов которого подключены к входам блока индикации, выход первого триггера соединен с входом блокировки блока управления, выход дешифратора подключен к информационному входу первого триггера.

Составитель В. Рудаков

Редактор А. Лежнина Техред И. Верес Корректор С. Черни

Заказ 3487/49 Тираж 590 Подпиное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

) 13035, Москва, 7К вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4