Устройство управления памятью

Устройство управления памятью

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычисли тельной технике и предназначено для использования в специализированных и универсальных цифровых вычислитель™ ных машинах и системах, содержащих памяти с многоканальным доступом. . Целью изобретения является повьшение быстродействия устройств а. Устройство содержит блок 1 формирования адреса, блок 2 коммутации режимов, блок 3 управления записью, блок 4 управления чтением, регистр 5 входной информации и генератор 6 синхроимпульсов. 2 з.п. ф-лы, 11 ил., 2 табл.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

SU, 1411761 (51)4 Г 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

22 О

:В

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4204261/24-24 (22) 26.01.87 (46) 23.07.88. Бюл.9 27 (72) В.А.Торгашев, А.Д.Гвинепадзе, А.В.Мыскин, В.У.Плюснин и А.П.Чугунов (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1211737, кл. G 06 F 13/00, 1984.

Заявка ЕПВ Ф 053360, кл. G 06 F 3/04, 1980, (54) УСТРОЙСТВО УПРАВЛЕНИЯ ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике и предназначено для использования в специализированных и универсальных цифровых вычислительных машинах и системах, содержащих памяти с многоканальным доступом.

Белью изобретения является повышение быстродействия Устройства. Устройство содержит блок 1 формирования адреса, блок 2 коммутации режимов, блок 3 управления записью, блок 4 управления чтением, регистр 5 входной информации и генератор 6 синхроимпульсов.

2 з.п. ф-лы, 11 ил., 2 табл.

1411761

Изобретение относится к вьгчислйтельной технике и может быть использо вано в специализированных и универсальных цчфровых вычислительных машинах и системах.

Цель изобретения — повышение быстродействия.

На фиг.l изображена блочно-функци ональная схема предлагаемого устройства; на фиг.2-6 — функциональные схемы блоков устройства, выполненных, например, на элементах серии 500 (соответственно блока управления за.писью, блока формирования адреса, бло15 ка коммутации режимов, блока управления чтением и дешифратора приоритетов в блоке коммутации режимов)„ на фиг.7 — схема системного применения ( устройства; на фиг.8 -, сигналы на выходе генератора синхросигналов; ! на. Фиг.9 — временная диаграмма режима

1 совмещенного чтения-записи информации; на фиг.10 — временная диаграмма, иллюстрирующая приоритетность ввода- 15 вывода информации.; на фиг.ll - временная диаграмма, иллюстрирующая режим чтения информации и запись ее для системы, изображенной на фиг.7.

Устройство управления памятью со- 0 держит блок l формирования адреса, блок 2 коммутации режимов, блок 3 управления записью, блок 4 управления чтением, регистр 5 входной информаций, генератор 6 синхроимпульсов и имеет выходы 6.1 6.5 генератора, выход 7 формата блока формирования адреса, выходы 8-16 блока коммутации режимов, в том числе выходы 8-10 соответственно инкремента, декремента 40 и загрузки адреса, адресный выход выход 12 запуска ввода, выход 13 запуска вывода, выход 14 приостанова вывода, выход 15 конца вывода и выход

l6 признака процессора; выход 17 признака ввода блока 3, выход 18 признака вывода блока 4, первый 19, второй

20 и третий 21 информационные входы, входь| 22 и 23 команды и синхронизации обмена, соответственно первый

24, второй 25 и третий 26 информаци

50 онные выходы, адресный выход 27, выход 28 записи, а также выходы 29 и

30 признака режима обмена и 30 paspemevna обмена соответственно.

Блок 3 (фиг.2) содержит первый—

55 пятый триггеры 31 35, первый 36 и второй 37 элементы НЕ, первый— третий элементы И 38-40, элемент R-HK.

41 и имеет синхровходы 6. 2-6.4, управляющие входы 12 и 23, выход 17 признака ввода и управляющие выходы

29 и 30.

Блок I формирования адреса (фиг.З) содержит первый 42 и второй 43 сумматоры, регистр адреса, содержащий первую - третью группы 44 - 46, реги стровую оперативную память, содержащую первую-третью группы 47 — 49, и имеет синхровходы 6.3 и 6.4, первый — третий управляющие входы 810, адресный вход II, информационный вход 17, выход 7 формата и адресный выход 27.

Блок 2 коммутации режимов (фиг.4) содержит первый — третий управляющие регистры 50 - 52, первый — третий адресные регистры 53 - 55, первый 56 и второй 57 элементы И, первый - третий элементы И-НЕ 58 - 60, 1руппу 61 вентилей, дешифратор 62 и имеет синхровходы 6.1 - .6.3 и 6.5, первыйчетвертый управляющие входы 7,18,16 и 22, выходы 61.1 - 61.5 группы вентилей, выходы 62.1 - 62.5 дешифратора, выходы 8 — 10 соответственно инкремента, декремента и загрузки адреса, адресный выход 11, выходы 12 и 13 запуска соответственно ввода и вывода, выходы 14 и 15 соответственно приостанова и конца вывода, BbIKQp, 16 признака процессора, выход 28 записи и управляющий выход 29 °

Блок 4 (фиг.5) содержит первый

63 и второй 64 регистры выходной инФормации, регистр 65 сдвига, первый— третий триггеры 66 - 68, первыйчетвертый элементы И 69 †. ?2, первый

73 и второй 74 элементы НЕ, элемент

ИЛИ 75, первый 76 и второй 7? элементы И-НЕ и имеет синхровходы 6.!

6.4, первый - пятый управляющие входы 13 - 16 и 23, информационный вход

20, выход 18 признака вывода, первый

24 и второй 25 информационные выходы и управляющие выходы 29 и 30.

Дешифратор 62 (фиг,6) блока коммутации режимов содержит первый— третий триггеры 78 - 80, первый 81 и второй 82 элементы НЕ, первый третий элементы И 83 — 85, первыйтретий элементы И - НЕ 86 — 88 и имеет синхровход 6,3, первый - третий управляющие входы 17,18 и 61,5, выходы 62.1 — 62.5, Схема системного применения устройства (фиг.7) содержит первое 89, 3 ) 41) второе 90,...,N-91 устройства управления памятью, первое 92, второе

93,...,N-94 ОЗУ и имеет первые ) 9, вторые 20 и третьи 21 входные инфор5 мационные шины, первые 22 и вторые

23 входные управляющие шины, первые

24, вторые 25 и третьи 26 выходные информационные шины, шины 27 адреса, выходы 28 записи, первые 29 и вторые lð

30 управляющие выходы, На фиг.8, поясняющей работу устройства, обозначены цикл работы устройства или период синхронизации

T, синхросигналы на выходах 6.1

6.5 генератора синхросигналов.

На фиг.9 обозначены сигнал 95признак вывода на выходе 18; сигнал 96 — адрес слова, считываемого из

ОЗУ; сигнал 97 — информация, считан- 2О ная из ОЗУ; сигнал. 98 - информация на выходе регистра 63; сигнал 99 - со провождение выходной информации; сигнал 100 — информация на входе регистра 5; сигнал 101 - сопровожде- 25 ние входной информации; сигнал 102— признак ввода на выходе 17 сигнал

103 - адрес слова, записываемого в

ОЗУ; сигнал .104 — информация на выходе регистра 5; сигнал 105 — за-: 3p пись слова в ОЗУ с регистра 5.

На фиг.10 обозначены сигнал 106— признак ввода на выходе 17; сигнал

107 — признак вывода на выходе 18; сигнал 108 — приостанов вывода на 35 выходе 14; сигнал 109 — адрес информации, записываемой в ОЗУ; сигнал

110 — информация на выходе регистра

5; сигнал 111 — запись информации в ОЗУ из регистра 5; сигнал 112 - 4p информация, считанная из ОЗУ, на выходе регистра 63.

На фиг.11 обозначены сигнал 113— признак вывода информации из ОЗУ I на выходе 18 УУП I; сигнал 114адрес информации, считываемой из

ОЗУ 1; сигнал ll5 — информация, считанная из ОЗУ I, на выходе регистра

63 УУП Х; сигнал 116 — сопровождение считанной информации УУП I сигнал

117 — сопровождение информации на входе 23 УУП II; сигнал 118 - признак ввода информации в ОЗУ 2 на выходе

17 УУП II; сигнал 119 - адрес информации, записываемой в ОЗУ II; сигнал

120 — информация для ОЗУ II на выходе регистра 5 УУП II; сигнал 121 - за пись информации в ОЗУ II °

76)

Устройство управления памятью (фиг.1) обеспечивает одновременную приоритетную работу с ОЗУ нескольких абонентов в синхронном и асинхронном режимах, поэтому блок 1 формирования адреса и блок 2 коммутации режимов могут быть выполнены, например, аналогично управлению многоканального буферного ОЗУ I. Запись информации в ОЗУ от асинхронных абонентов обеспечивается в устройстве блоком 3, а чтение от асинхронных абонентов блоком 4. При этом блок 1 формирования адреса и блок 2 коммутации режимов (фиг.3 и 4) обеспечивают работу

ОЗУ с тремя приоритетными абонентами (каналами): процессором по записичтению (синхронная работа), каналом асинхронной записи и каналом асинхронного чтения.

ОЗУ условно разделяется на страницы одинаковой длины. При этом, если ем» кость памяти в адресах равна С (и +п ), С = 2 где и - количество двоичных разря5 дов кода числа страниц;

n - количество двоичных разрядов кода размера страницы.

Запись-чтение m-разрядной информации осуществляется в общем случае страницами переменной длины, причем число слов в странице(определяется из соотношения 1 «6 3 2" . Адресная часть каждого канала имеет свою регистровую память, в которой. хранятся номер страницы, адрес слова в странице и число слов в странице.

Регистровая память всех каналов объединена в блок регистровой памяти, состоящей из памяти 47 страниц, памяти 48 текущих адресов и памяти 49 форматов (фиг.3); выполненной в виде оперативной памяти. Регистровая па мять распределяется между каналами, причем каждому каналу может быть назначен один или более регистров, т.е. должно выполняться соотношение

2 7j N, k где N — - число каналов;

К вЂ” число двоичных разрядов адреса регистровой памяти, Устройство работает следующим образом, Предварительно активизируются блок

1 формирования адреса, блок 3 (для канала записи в ОЗУ) и блок 4 (для

5 14117 канала чтения иэ ОЗУ) .При активизации блока 3 в начале первого цикла с входа 22 устройства на входы группы

61 вентилей блока 2 коммутации режи мов (фиг,4) поступают коды запуска ввода, управляющий и адреса регистро( вой памяти, при этом на управляющий вход группы 61 вентилей поступает

1 также разрешающий сигнал активности ig устройства (все сигналы длительностью в один цикл). На выходе 61.1 группы вентилей появляется единичный сигнал запуска ввода, который стробируется синхросигналом с входа 6.1 и инверти- 15 руется на элементе И-НЕ 58, с выхода, которого поступает на входы записи (синхровходы) регистров 51 и 55 и обеспечивает запись в них соответственно управляющего кода канала ввода 2О

1 с выхода 61.2 и адреса регистровой памяти с выхода 61.4 группы 61 вентилей.

Одновременно с выхода элемента

И-НЕ 58 сигнал по выходу 12 запуска 25 ввода поступает на вход установки в

"0" триггера 31 программного автомата

3 (фиг.2), с выхода которого нулевой сигнал поступает на вход элемента

И-HE 41, на выходе которого устанав- 3О ливается единичный сигнал, поступающий на управляющии выход 29 устройства и являющийся для процессора признаком готовности блока 3 к вводу информации в ОЗУ. В слецующем цикле в регистровую оперативную память загружается адрес страницы ОЗУ, в которую будет вводиться информация из канала: номер страницы, адрес первого слова в странице и число слов в стра- 4О нице (формат), которые поступают с информационного входа 19 устройства через группы 44-46 адресного регистра и сумматоры 42 и 43 (фиг.3) в соответствии с управляющими сигналами с 4 выходов 8 — 10 на выход регистра 50, а также в соответствии с кодом адреса поступающим с выхода 11 регистра

53 блока коммутации режимов (фиг.4) на адресные входы группы 47 номеров бб страниц, группы 48 текущих адресов и группы 49 форматов оперативной регистровой памяти.

При этом информация в регистры

50 и 53 запи ывается непосредственно с выходов 61.2 и 61.4 группы 61 вентилей по синхросигналу с входа 6.2 в соответствж. с выходом 62.2 дешифратора приоритетов, а предваритель61 6 но в начале второго цикла с входа 22 устройства на вход группы 61 вентилей поступают управляющий код, код адреса регистровой памяти, а на управляющий вход группы 61 вентилей поступает сигнал активности устройства, Активизация блока 4 осуществляется аналогично активизации блока 3 также за два цикла, при этом в первом цикле управляющий код канала вывода записывается в регистр 52 блока коммутации режимов (фиг.4), код адреса регистровой памяти - в регистр 54 в соответствии с сигналом на выходе 13 элемента И-НЕ 59, поступающим также на вход установки в "0" триггера 67 блока регистров выходной информации (фиг.5) с выхода которого через элементы И

70 и 71 и ИЛИ 75 по синхросигналу с входа 6.3 записывается в триггер 68, с прямого выхода которого нулевой сигнал поступает на управляющий выход

30 устройства и является для канала вывода -разрешающим сигналом на прием информации из ОЗУ. Единичный сигнал с инверсного выхода 68 поступает на выход 29 устройства и является для процессора признаком активности блока

4.

Управляющий код на выходе 61.2 группы 61 вентилей (фиг.4) является четырехразрядным и задает режим рабо" ты каналов с ОЗУ, при этом первыйчетвертый разряды кода (нумерация разрядов кода слева направо) означают: 1 — признак загрузки регистровой памяти; 2 — признак инкремента (+1) адреса ОЗУ; 3 — признак декремента (-1) адреса ОЗУ1 4 — признак записи в ОЗУ.

Значения сигналов для различных режимов работы приведены в табл.1.

После активизации блоков 3 и 4 по асинхронным запрос-ответным сигналам устанавливается связь этих блоков соответственно с каналом ввода и вывода и далее начинается синхронный постраничный автоматический ввод и вывод информации в/из ОЗУ беэ участия процессора.

Работа с каналом ввода информации в ОЗУ осуществляется следующим образом.

При установлении связи из канала ввода на второй управляющий вход 23 устройства поступает сигнал (нулевой уровень) запроса на ввод информации, / !4 который поступает нл вход элементл

HE 36 (фиг.2), и далее единичный сигнал через элемент И 38 поступает на информационный вход триггера 32, в который записывается по синхросигналу на входе 6,2. Нулевое значение этого сигнала с инверсного выхода триггера 3? поступает на второй управляющий выход 30 устройства и является для канала ввода разрешающим сигналом на ввод информации.

При вводе информации канал начинает слово за словом передачу страницы информации в ОЗУ. Из канала по информационному входу 21 устройства нл информационный вход регистра 5 входной информации поступает первое слово информации, а по входу 23 устройства на вход элемента НЕ 37 — сигнал сопровождения информации (нулевой сигнал). Далее с выхода элемента НЕ 37 единичный сигнал через элемент И 39 поступает на информационный вход триггера 34, в который записывается по положительному фронту синхросигна» ла на входе 6.3. С выхода триггера 34 единичный сигнал поступает через элемент И 40 на информационный вход триггера 33, в который записывается по синхросигналу на входе 6.4, С выхода триггера 33 единичный сигнал поступает на управляющий вход регистра 5 входной информации (вход выбора направления) и обеспечивает запись по синхросигналу на входе 6.3 слова информации из канала в регистр

5. Одновременно единичный сигнал с выхода триггера 33 поступает по входу

17 (признак ввода) в блок коммутации режимов (фиг.4) на вход дешифратора приоритетов и управляющие входы регистров 51 и 55, из которых информация поступает соответственно в регистры 50 и 53 в соответствии с выходом

62.2 дешифратора приоритетов.

Сигнал с первого выхода 10 регистра 50 поступает на управляющие входы групп 44 — 46 регистра адреса (фиг.3) обеспечивая прием информации из регистровой памяти, а сигналы с второго

9 и третьего выходов регистра 50 поступают на управляющие выходы сумма» торов 42.и 43, обеспечивая либо прибавление единицы к кодам, либо вычитание единицы из кодов информации, поступающей из регистров 45 и 46 на информационные входы сумматоров 42 и

43 (cM. табл.1), а на выходе 28 запи..11761

10 l5

55 си устройства по сннхросигHBJIó с входа 6.5 нл входе элемента И 56 (фиг.4) появляется сигнлл записи в ОЗУ пе1.— вого слова информации по адресу, записанному по синхросигнллу нл входе

6.3 (фиг.3) в группы 44 — 46 адресного регистра из групп 47 — 49 регистровой памяти в соответствии с адресом, поступающим из регистра 53 блока коммутации режимов нл адресные входы групп 47 — 49 регистровой памяти.

Одновременно с записью слова информации в ОЗУ модифицйровлнные на единицу коды текущего адреса и формата с выходов сумматоров 42 и 43 переписываются по синхросигналу с входа

6.4 соответственно- в группу 48 текущих адресов и группу 49 форматов регистровой памяти, т.е. в регистровой памяти подготавливается адрес следующего слова информации, записываемой в ОЗУ из канала. Как видно на диаграмме (фиг.9), прием и запись слова информации из канала осуществляется за 2 цикла работы устройства.

В третьем цикле поступает из канала следующее слово информации с сигналом сопровождения, в четвертом осуществля ется его запись в ОЗУ по модифициро-, ванному адресу с одновременной подготовкой адреса следующего слова и т.д., пока не будет принято в ОЗУ последнее слово страницы информации . из канала. При этом канал ввода снимает сигнал запроса на ввод информации, устанавливая его в единичное состоя-. ние (сигнал на входе элемента НЕ 36, поступающий с входа 23 устройства).

Нулевой сигнал с выхода элемента

НЕ 36 через элемент И 38 записывается по синхросигналу с входа 6,2 в триггер 32, на инверсном выходе которого, соединенном с вторым управляющим выходом 30 устройства, появляется единичное значение сигнала, являющееся для канала запрещающим сигналом на ввод информации. Одновременно единичныи сигнал с инверсного выхода триггера 32 поступает на вход элемента И-HE 41, на другой вход которого поступает также единичный сигнал с выхода триггера 31, который устанавливается в нем по синхросигналу с входа 6.4 при приеме из канала перво го слова информации в соответствии с сигналом на втором управляющем вхо де триггера 31, поступающим с выхода элемента И 40 (единичное значение

9 1411 сигналя). На информационном входе триггера 31 постоянно установлен единичный сигнал, а на первом управляю-. щем входе (" Сброс" ) триггера 31 действует единичный сигнал, устанавлива5 ющийся после активизации блока 3 по окончании сигнала запуска ввода ня ( первом управляющем входе 12 блока 3.

На выходе элемента И-НЕ 41, соеди- 1О ненном с выходом 29 устройства, устанавливается нулевое значение сигнала, являющееся для процессора признаком окончания ввода страницы, по которому процессор заново активизирую 15 ет блок 3 для ввода в ОЗУ следующей страницы информации. Таким образом, установление связи с каналом вводя осуществляется в асинхронном режиме, а передача (ввод) информации в ОЗУ осуществляется синхронно .,в темпе

"одно слово информации за 2 цикла работы устройства".

Работа с каналом вывода информации из ОЗУ осуществляется следующим 25 образом.

В ответ на нулевой сигнал на выхо-! де 30 устройства, разрешаюший каналу вывод информации из ОЗУ и сформирован ный во время активизации блока 4, из канала на управляющий вход 23 устройства и далее на управляющий вход регистра 65 сдвига блока регистров вы,: ходной информации {фиг.5) поступает сигнал (нулевое значение) готовности канала вывода к приему из ОЗУ информации, который переводит регистр 65 ! сдвига из режима приема информации

1 в режим сдвига влево. Информационные входы регистра сдвига не задействова= О ны, что эквивалентно действию на этих входах единичного сигнала, а на втором управляющем входе регистра 65 сдвига действует единичныи сигнал, поступающий с второго управляющего входа 14 блока 4, По синхросигнялу с выхода 6.4 (положительному фронту) осуществляется сдвиг кода, хранящегося в регистре 65 сдвига, влево ня один разряд (код ьΠ— двухразрядный), а в младший, правый разряд записывается нулевой сигнал,поступающий с выхода младшего, левого разряда регистра 65 сдвига через элемент HE 73 на вход регистра 65 сдви" га. По окончании синхросигнала с входа 6.4 на выходе младшего разряда регистра 65 сдвига появляется нулевой сигнал, который инвертируется элемен761 10 том HF, 73, поступает далее через элемент И 72 на вход 18 блока коммутации режимов и далее на вход дешифрятора 62, в соответствии с выходами

62.1 и 62.2 которого из регистров 52 и 54 информация переписывается соответственно в регистры 50 и 53. Далее в блоке формирования адреса {фиг.3) в группы 44 — 46 адресного регистра записывается адрес первого считываемого из ОЗУ слова информации, а считанная из ОЗУ информация с информационного входа 20 устройства поступает на информационный вход регистра

6Ç выходной информации.

По окончании следующего синкросигнала с входа 6.4,действующего на входе регистра 65 сдвига, информация в регистре сдвига сдвигается на один разряд влево, при этом на выходе второго разряда регистра сдвига появляется нулевой сигнал, а в младший разряд записывается единичный сигнал, по которому сигнал на выходе

18 признака вывода принимает нулевое значение, а в соответствии с нулевым сигналом второго выхода регистра сдви" га на синхровходе регистра 63 вырабатывается через элементы НЕ 74 и И-НЕ 76 сигнал, по которому первое сло во информации, считанное из ОЗУ, записывается в регистр 63 и далее поступает на информационный выход 24 устройства. При этом нулевой сигнал, поступающий на выход 30 устройства с выхода второго разряда регистра 65 сдвига, является сигналом сопровожде ния считанной из ОЗУ информации. Как видно из диаграммы (фиг.9),, чтение из ОЗУ и выдача слова информации в канал осуществляется за 2 цикла работы устройства. В следующем цикле опять вырабатывается единичный сигнал на выходе 18 признака ввода, по кото« рому из ОЗУ считывается следующее слово информации и т.д,, пока не считано последнее слово страницы.

При считывании последнего слова страницы из ОЗУ на выходе 7 формата группы 46 регистра адреса (фиг.З) появляется код III...I (все единицы), являющийся признаком окончания страницы, поступающии на вход элемента И, 57.(фиг.4). С выхода элемента И 57 единичный сигнал с выхода 15 конца, вывода поступает на третий управляю . щий .вход блока 4 (фиг.5) и далее на вход элемента И 69, с выхода которо1411

ro поступает на управляющий вход триггера 67, в который вместо "нуля" записанного во время активизации, записывается единица", которая с пря5 мого выхода триггера 67 через элементы И 70 и ИЛИ 75 записывается по синхро- сигналу с входа 6.3 в триггер 68 (вместо нуля ). При этом на инверс-. ном выходе триггера 68, соединенном с 1р первым управляющим выходом. 29 устройства, появляется нулевой сигнал (вместо единичного), сообщающий процессору об окончании вьвода страницы и возможности активизации блока 4 для 16 вывода следующей страницы; на прямом выходе триггера 68, соединенном с выходом 30 устройства, появляется единичный сигнал (вместо нулевого), сообщающий каналу об окончании вывода страницы информации из ОЗУ.

Приостанов вывода информации в канал из ОЗУ осуществляется следующим образом.

В устройстве реализована следующая 25 приоритетность каналов: канал ввода— ,канал вывода - процессор, т.е. высший приоритет имеет канал ввода, низший — процессор. Если во время работы канала ввода начинает работать канал ур вьвода либо наоборот во время работы канала вывода начинает работать канал ввода, а блоки 3 и 4 одновременно в одном цикле вырабатывают соответственно сигнал на выходе 17 признака ввода и сигнал на выходе 18 признака вывода, то работа канала вывода как менее приоритетного приостанавливается на один цикл, а в ОЗУ записывается слово информации, поступившее из канала ввода.

При этом в соответствии с сигналом на выходе 17 признака ввода и сигналом на выходе 18 признака вывода, по ступившими на входы дешифратора 62 45 блока коммутации режимов (фиг.4)> вырабатьвается на выходе 62.4 дешифратора 62 нулевой сигнал на выходе

14 приостанова вывода, поступающий далее на управляющий вход регистра 65 5р сдвига блока 4 (фиг.5). Регистр 65 сдвига переходит в режим хранения, т.е. сдвиг информации в данном цикле не происходит, следовательно, единичный сигнал на выходе 18 блока 4 в конце данного цикла остается до окончания следующего цикла, в начале которого снимается единичный сигнал с выхода 17 признака ввода.

761 12

По синхросигналу на входе 6.3 сигнал с выхода 14 приостанова вывода снимается (нулевое значение сигнала изменяется на единичное, выход 62.4 дешифратора, фиг.6), регистр 65 сдви га блока 4 (фиг.5) переходит в режим сдвига, из ОЗУ считывается слово информации, которое в следующем цикле передается на информационный выход

24 устройства и в начале этого цикла единичное значение сигнала на выходе

18 признака вывода изменяется на нулевое.

Режим приостанова вывода слова информации из ОЗУ в канал вывода проиллюстрирован на временной диаграмме (фиг.10) ° Далее работа канала вывода до окончания страницы происходит без приостановов, так как период работы каждого канала (ввода и вывода) по записи-чтению одного слова в/из ОЗУ равен двум циклам работы устройства— цикл на обращение к ОЗУ и цикл на передачу, а обращение от каналов вво.-. да и вывода к ОЗУ по записи и чтению слова информации происходит в сосед» них циклах. Отсюда следует (см. также временные диаграммы на фиг.9 и 10), что предлагаемое устройство обеспечивает при совместной работе каналов ввода и вывода максимальную скорость передачи информации — одно слово за цикл работы устройства..

Работа с процессором по вводу/вы воду информации в/из ОЗУ осуществляется следующим образом.

Так как в устройстве обеспечивается постраничная работа с ОЗУ, то работа начинается так же, как и при активизации работы с каналом ввода или вывода, с загрузки адреса стра»ницы в регистровую память блока формирования адреса. При записи в ОЗУ,сло-. во информации поступает на первый информационный вход 19 устройства и далее на первый информационный вход регистра 5 входной информации, а на вход 22 устройства и далее через группу 61 вентилей на ее выходы 61.2, 61.4 и 61.5 (блок коммутации режимов фиг.4} поступают соответственно управляющий код канала, адрес регистровой памяти и признак процессора. Далее управляющий код канала и адрес регистровой памяти записываются непо -. средственно с выходов 61.2 и 61.4 со ответственно в регистр 50 управляюще го кода и регистр 53 адреса регистро13 l 4l l 7 вой памяти в соответствии с сигналом на выходе 62,2 дешифратора 62, В соответствии с сигналами на выходах .регистров 50 и 53 аналогично, 5 как и при записи слова из канала вво да, осуществляется по синхросигналу с входа 6.3 прием слова из процессора

"в регистр 5 входной информации (действует нулевой сигнал на его управля- 0 ющем входе), запись адреса из регистровой памяти (группы 47 - 49) в регистр адреса (группы 44 - 46) блока формирования адреса (фиг.3) выраоотка сигнала записи на элементе И 56 блока коммутации режимов (фиг.4} и запись слова информации из регистра

5 в ОЗУ с одновременной выработкой адреса следующего слова (если это необходимо,.

При чтении слова информации из

ОЗУ работа осуществляется так же, как и при записи, только на элементе И 56 блока коммутации режимов формируется сигнал чтения, а считанное из ОЗУ сло- 25 во информации поступает на информационный вход регистра 64 блока регис-тров выходной информации (фиг.5), в который записывается по сигналу, сформированному на выходе элемента 30

И-НЕ 7?, на один из входов которого поступает синхросигнал с входа 6.1, а на другой - сигнал с входа 16 признака процессора; с выхода регистра 64 информация выдается на второй инфор35 мационный выход 25. устройства по единичному сигналу, сформированному на выходе триггера 66, на информационный вход которого поступает сигнал с входа 16 признака процессора, а на вход синхронизации — синхросигнал с входа 6.2. При нулевом значении.сигнала на выходе триггера 66 и соединенном с ним управляющем входе регистра 64 на его выходах устанавливаются единичные сигналы, что обеспечивает подключение к информационному входу 25 устройства аналогичных источников информации (монтажное ИЛИ).

При записи-чтении в/из ОЗУ последнего слова страницы на .выходе группы

46 регистра адреса (блок формирования адреса) формируется код III I (все единицы), поступающий через элементы

И 57 и И-HE 60 на первый управляющий выход 27 устройства (единичный сиг-: нал), сообщающий процессору аб окончании страницы.

6l !4

Если обращение к ОЗУ от процессора по записи или чтению слова информации происходит в том же цикле, что и от канала ввода или вывода, то обращение процессора к ОЗУ приостанавливается на один цикл и на выходе

62 5 дешифратора 62, соединенном с выходом 29 устройства, появляется нулевой сигнал приостанова процессора.

По окончании обращения от каналов в следующем цикле происходит записьчтение слова в/иэ ОЗУ от процессора.

Пример использования устройства в системе приведен на фиг.7. Коммутация управляющих и ин@ормационньгх входов и выходов устройс гв Х и II приведены в табл,2, а временная диаграмма, иллюстрирующая передачу информации из ОЗУ Х в ОЗУ II приведена на фиг,l. формула изобретения

1. Устройство управления памятью, содержащее блок формирования адреса, регистр входнои информации и генератор синхроимпульсов, причем информационнык вход блока формирования адреса и первый информационный вход регистра входной информации соединены с первым информационным входом устройства, адресный выход блока формирования адреса является адресным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повьппения быстродействия, в него введены блок коммутации режимов, блок управления записью, блок управления чтением, причем выход инкремента адреса, выход декремента адреса и выход загрузки адреса блока коммутации режимов соединены соответственно с первым, вторым и третьим управляющими входами блока формирования адреса, адресный выход блока коммутации режимов подключен к соответствующему входу блока формирования адреса, первый и второй управляющие входы блока коммутации режимов соединены соответственно с выходом формата блока формирования адреса и с выходом признака вывода блока управления чтением, третий управляющий вход блока коммутации режимов подключен к выходу признака ввода блока управления записью и к управляющему входу регистра входной информации, четвертый управляющий вход и первый управляющий выход блока коммутации режимов явля14117 ются соответственно входом команды и выходом записи устройства, второй управляющий выход блока коммутации режимов и первые управляющие выходы

5 блока управления записью и блока управления чтением являются выходом признака режима обмена устройства, выход запуска ввода блока коммутации режимов подключен к первому управ-1о ляющему входу блока управления записью, а выход запуска вывода, выход приостанова, выход конца вывода и выход признака процессора блока ком мутации режимов .соединены соответст-. венно с первым, вторым, третьим и четвертым управляющими входами блока управления чтением, пятый управляющий вход которого и второй управляющий вход блока управления записью являются входом синхронизации обмена устройства, информационный вход и первый и второй информационные выходы блока управления чтением являются соответственно вторым информационным 25 входом и первым и вторым информацион» ными выходами устройства, а вторые управляющие выходы блока управления чтением и блока управления записью являются выходом разрешения обмена устройства, второй информационный вход и выход регистра входной информации являются третьими информационными входом и выходом устройства соответственно, первый выход генератора синхроимпульсов соединен с первыми синхровходами блока коммутации режимов и блока управления чтением, вторбй выход генератора синхроимпуль, сов подключен к вторым синхровходам 4О блока коммутации режимов, блока управления чтением и к первому синхровходу блока управления записью, третий выход генератора синхроимпульсов соединен с первым синхровходом блока 45 формирования адреса, с третьими синх- ровходами блока коммутации режимов и блока управления чтением, с вторым синхровходом блока управления записью и с синхровходом регистра входной информации, четвертый выход генератора синхроимпульсов подключен к второму синхровходу блока формирования адреса, к четвертому синхровходу блока управления чтением и к третьему 5 синхровходу блока управления записью, а пятый выход генератора синхроимпульсов соединен с четвертым синхровходом блока коммутации режимов.

61 16

2. Устройство по п. l, о т л и ч аю щ е е с я тем, что блок управления записью содержит с первого по пятый триггеры, первый и второй элементы

НЕ, с первого по третий элементы И и элемент И-НЕ, причем первый управляющий вход первого триггера является первым управляющим входом блока, а выход первого триггера подключен к первому входу элемента И-НЕ, выход которого соединен с первым входом первого элемента И и является первым управляющим выходом блока, а второй вход элемента И-HE является вторым управляющим выходом блока и подключен к инверсному выходу второго триггера, прямой выход которого соединен с первым входом второго элемента И, а информационный вход второго триггера подключен к выходу первого элемента И, второй вход которого соединен с выходом первого элемента НЕ, вход которого является вторым управляющим входом блока и подключен к входу второго элемента НЕ, выход которого соединен с вторым входом второго элемента И, выход которого подключен к информационному входу третьего триггера, выход которого соединен с информационным входом четвертого триггера и с первым входом третьего элемента И, второй вход которого подключен к инверсному выходу четвертого триггера, а выход соединен с вторым управляющим входом первого триггера и с информационным вхсдом пятого триггера, выход которого является выходом признака ввода блока, а синхровход подключен к синхровходу первого триггера и является третьим синхровходом блока, синхровход второго. триггера является первым синхровходом блока, а синхровходы третьего и Четвертого триггеров — вторым синхровходом блока.

3. Устройство по п.l, о т л и ч аю щ е е с я тем, что блок управления чтением содержит два регистра выходной информации, регистр сдвига, три триггера, четыре элемента И, два элемента НЕ, элемент ИЛИ и два элемента И-НЕ, причем выходы первого и вто- рого регистров выходной информации подключены соответствнно к первому и второму информационным выходам блока, информационный вход блока подключен к информационным входам первого и второго регистров выходной информа17

Таблица 1

Загрузка регистровой памяти

0. 0

Запись в ОЗУ

Инкремент 0 Декремент 0

Чтение иэ ОЗУ Инкремент 0

Декремент 0

0 0 ции, входы записи которых подключены соответственно к выходам первого н второго элементов И-НЕ, первые входы которых подключены к первому синхровходу блока, вход выдачи информации второго регистра выходной информации подключен к выходу первого триггера, синхровход которого соединен с ( вторым синхровходом блока, первый управляющий вход блока подключен к входу установки в "0" второго триггера, информационный вход которого соединен с первым входом режима сдви.гового регистра и подключен к второму управляющему входу блока, третий управляющий вход блока подключен к первому входу первого элемента И, л выход которого подключен к входу разрешения второго триггера, прямой вы- . ход которого подключен к первым входам второго и третьего элементов И, выходы которых через элемент ИЛИ подключены к информационному. входу третьего триггера, инверсный выход второго триггера подключен к первому входу четвертого элемента И, четвертый управляющий вход блока подключен

Режим работы Функция

11761 18 к информационному входу первого триггера и к второму входу второго элемента И-НЕ, пятый управляющий вход

5 блока подключен к второму, входу режима сдвигового регистра, выход младшего разряда которого подключен через первый элемент НЕ к входу приема информации сдвигового регистра, 10 к вторым входам первого, второго и четвертого элементов И, выход чет вертого элемента И подключен к выходу признака вывода блока, инверсный выход третьего триггера подключен к первому управляющему выходу блока, прямой выход третьего триггера подключен к второму управляющему выходу блока и к второму входу третьего элемента И, выход старшего разряда р0 сдвигового регистра подключен к второму управляющему выходу блока и . через второй элемент НЕ к второму входу первого элемента И-НЕ, третий 1 синхровход блока подключен к синхро26 входу третьего триггера, четвертый синхровход блока подключен к синхровходам второго триггера и сдвигового регистра.

I 41 I 76!

30.2

23.2

30.3

23.3

Входы

23.2

30 ° 2

23.3

30.3

УУ11 7. с

Входы 23.1

21

Выходы 30 ° 1

Таблица2

УУП ZZ

30.! Выходы

24

23.1

1 /<1)76l!

1411761

l 41 l 7F, l