Устройство для моделирования деятельности человека- оператора

Устройство для моделирования деятельности человека- оператора

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к устройствам для моделирования деятельности человека-оператора системы человек - мнщина. Цель изобретения расширение функциональных возможностей устройства за счет моделирования выполнения работ по аварийному алгоритму при возникновении отказов Цель изобретения достигается введением в устройство двух групп элементов И, элементов ИЛИ, И, группы элементов ИЛИ, триггера, блока памяти, счетчика числа правильно выполненных операций и ключа. Устройством можно моделировать возникновение аварийной ситуации с любой операцией основного алгоритма управления и определить, для каких ситуаций необходим йызов ремонтного персонала, а в каких случаях оператор способен самостоятельно выполнить задачу управления в отведенный временной интервал (норматив). 1 ил.

СОЮЗ СОВЕТСНИ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5у С Об F 15/20

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

4 (ОПИСАНИЕ ИЗОБРЕТЕНИЯ и Ае TOPCHOMÓ С ИДЕТ П .СтЕ М (21) 4183088/24-24 (22) 14.01.87 (46) 30, 07, 88. Вюл. ¹ 28 (72) В.И. Балабай, В.N. Мачульский, А.М. Саплинов, С.И. Севастьянов и В.Ф. Тютерев (53) 681 ° 3(088.8) (56) Авторское свидетельство СССР № 966701, кл. G 06 F 15/20, 1979.

Авторское свидетельство СССР

И- 1164726, кл. G 06 F 15/20, 1983. (54) УСТРОЙСТВО ДПЯ МОДЕЛИРОВАНИЯ

ДЕЯТЕЛЬНОСТИ ЧЕЛОВЕКА-ОПЕРАТОРА (57) Изобретение относится к вычисли" тельной технике, в частности к устройствам для моделирования деятельности человека-оператора системы человек - мищина. Цель изобретения—

„„SU„„14 l36 О А1 расширение функциональных возможностей устройства за счет моделирования выполнения работ по аварийному алгоритму при возникновении отказов, Цель изобретения достигается введением в устройство двух групп элементов И, элементов KIH, И, группы элементов

ИЛИ, триггера, блока памяти, счетчика числа правильно выполненных операций и ключа. Устройством можно моделиро" вать возникновение аварийной ситуации с любой операцией основного алгоритма управления и определить, для каких ситуаций необходим вызов ремонтного персонала, а в каких случаях оператор способен самостоятельно выполнить Ю задачу управления в отведенный вреф менной интервал (норматив) . 1 ил.

1413640

Изобретение относится к вычислительной технике, в частности к устройствам для мсделирования деятельности человека-оператора сис.темы чело 5 век — машин а.

Цель изобретения — расширение функциональньгх возможностей устройства за счет моделирования выполнения работ по аварийному алгоритму при воз- 10 никновении отказов.

На чертеже представлена схема устройства. устройство содержит третий элемент ИЛИ 1, второй триггер 2, первый элемент ИЛИ 3, второй элемент И 15

4, второй элемент 5 задержки, третий элемент 6 задержки, третий элемент

И 7, первый блок 8 памяти, первую группу 9 элементов И, четвертый элемент И 10, второй блок 11 памяти, де- 20 вятый элемент И 12, первый элемент 13 задержки, группу элементов ИЛИ 14, регистр 15 памяти, первый триггер 16, генератор 17 импульсов случайной длительности, дифференцирующий эле- 25 мент 18, генератор 19 равномерно распределенньгх чисел, преобразователь

20 временной интервал — код и первую схему 21 сравнения, первый элемент

И 22„ шестой элемент И 23, счетчик

24 отказов, пятый элемент И 25,восьмой 26 и седьмой 27 элементы И, блок

28 регистрации, вторую схему 29 сравнения, сумматор 30, пятый элемент ИЛИ

3 1, первый счетчик 32 числа правильно выполненных операций, четвертыи элемент ИЛИ 33, второй счетчик 34 числа правильно выполненных операций, третью схему 35 сравнения, второй элемент

ИЛИ 36, счетчик 37 выполненных реали- „, 4 заций, вторую группу элементов И 38,,ключ 39 десятый элемент 40 и вход 41

/ запуска устройства моделирования.

Блок 8 предназначен для хранения и выдачи в регистр 15 параметров алгоритма управления. В нем хранятся данные об управляющей и операционной составляющих алгоритма деятельности, выполнение которого оператором моделируется, Блок памяти 21 предназначен для

50 хранения и выдачи в регистр 15 параметров аварийного (поиска и устранения неисправности, сбоя) алгоритма.

В нем хранятся данные об управляющей

55 и операционной составляющих аварииного алгоритма деятельности, который необходимо выполнить оператору, прервав на это время выполнение основного алгоритма, Считывание данных из блоков 8 г1 11 памяти осуществляется путем подачи сигналов на их входы, при этом, в момент появления сигнала на первом входе каждого блока памяти производится выдача параметров первой и всех последующих операций алгоритма, а при появлении сигнала на втором входе каждого блока памяти выдаются данные только о первой операции соответствующего алгоритма (основного и управляющего), что соответствует началу новой реализации моделирования для набора статистически достоверного числа реализаций. При этом появление сигнала на первых входах блоков памяти соответствует либо первой, либо очередной реализации, при условии, что предыдущая реализация была завершена успешно, а появление сигнала на втором входе каждого блока памяти соответствует ситуации, когда предыдущая реализация была завершена безуспешно„ т.е, алгоритм управления не был выполнен. Оба блока памяти разделены на две зоны, причем в первых их зонах хранятся значения математического ожидания и среднеквадратического отклонения времени выполнения каждого типа элементарных операций, входящих в основной и аварийньгй алгоритм соответственно. Данные значения раз мещаются в порядке следования операций при выполнении указанных алгоритмов. Во вторых зонах располагаются значения вероятности безошибочного выполнения соответствующего типа элементарных" операций алгоритмов Р<, которые позволяют оценивать безошибочность действия оператора с учетом компоновки панелей индикации и управления соответствующими органами. Эти параметры характеризуют операционную составляющую, а порядок следования операций — управляющую составляющую моделируемого алгоритма, Регистр 15 осуществляет хранение и выдачу на первый выход значений математического ожидания и среднеквадратического отклонения, а на второй выход — значений P. операций соответ1 ствующих алгоритмов.

Элементы 5, 6 и 13 задержки предназначены для синхронизации и организации надежной записи и считывания данных из блоков 8 и 11 памяти в ре гистр 15. Кроме того, элемент 5 задержки выбирается с учетом времени

1413Ы0 срабатывания триггера 2 и времени работы первого счетчика числа правильно выполненных операций при выполнении аварийного алгоритма.

Генератор 17 формирует последовательность импульсов случайной длительности, распределенных по необходимому закону с параметрами, выдаваемыми из первой зоны по первым выходам блоков 8 и 11 памяти.

Генератор 19 равномерно распределенных в интервале (О- 1) случайных чисел формирует случайные числа, соответствующие вероятности выполнения оператором элементарной операции алгоритма. Питание на генераторы 17 и

19 подается по сигналу, запускающему функционирование устройства, цепи подачи питания по схеме устройства не показаны.

Дифференцирующкй элемент 18 выделяет импульс начала и импульс окончания импульсов случайной длительности, сформированных генератором 17 для25 дальнейшего преобразования отрезка времени (длительности импульсов) в код в преобразователе 20 временной ининтервал — код.

Сумматор 30 осуществляет суммирование всех значений временных интервалов выполнения операций как за одну, так и за все операции алгоритма управления и за все предыдущие его реализации. Если при выполнении алгоритма управления оператором допущена ошибка, т.е. алгоритм управления не выполнен, значения всех предыдущих по данной операции временных затрат в данной реализации стираются и с без ошибочными реализациями не суммируются, В схеме 21 сравнения при поступлении импульса "Конец" от элемента 18 производится сравнение случайного числа х„, выработанного ранее по команде с выхода третьего элемента 13

1 задержки генератором 19,со значением вероятности безошибочного выполне1 ния текущей операции алгоритма, пе50 реписанного в схему 27 сравнения выхода регистра 15. В результате сравнения этих чисел определяется безошибочноть выполнения текущей операции алгоритма. Если х Р., то опеГ. i

55 рация считается выполненной правильно. В противном случае фиксируется ошибка и на этом моделирование данной 1 реализации заканчивается. Подачей сигнала на второй вход считывания любого иэ блоков памяти обеспечивается моделирование очередной реализации с первой операции одного из алгоритмов.

Счетчик 32 подсчитывает число правильно выполненных операций в основном алгоритме управления для дальнейшего сравнения в схеме 35 сравнения с числом операций, содержащихся в ал".îðèòìå управления, что позволяет определить момент окончания выполнения оператором задачи управления и переход к очередной реализации алгоритма, Кроме того, счетчик 32 после того, как он отсчитает определенное число правильно выполненных операций алгоритма (это число устанавливается заранее перед моделированием), выдает сигнал на втором этапе исследования на обработку аварийного алгоритма, при этом счетчик отключается и включается в работу только после успешного завершения аварийного алгоритма при переходе оператора к выполнению оставшихся операций основного алгоритма. Этот момент повторяется на втором этапе при каждой новой реализации и может быть розыгран для л1обой операции основного алгоритма и соответствующего аварийного алгоритма с учетом возникшей ситуации, Счетчик 34 подсчитывает количество правильно выполненных операций в аварийном алгоритме. Как только оператор допускает ошибку, в аварийном алгоритме, счетчик ббнуляется и реализация аварийного алгоритма повто.. ряется. Число операций аварийного алгоритма устанавливается на счетчик заранее. Как только счетчик отсчитывает необходимое число правильно выполненных операций, он выдает команду на продолжение выполнения основ" ного алгоритма управления.

Число операций основного алгорит-, ма управления устанавливается в схеме

35 сравнения перед началом моделирования.

Счетчик 37 подсчитывает число проведенных реализаций алгоритма, причем как успешных,так и ошибочных для схемы 29 сравнения с требуемьм числом реализаций. Это число записывается в схему 29 сравнения также перед началом моделирования и определяется исходя из требуемой точности результа(,тов моделирования, 5 1413640 6

Счетчик 24 подсчитывает число ошибок, допущенных при выполнении ал-горитма управления (без учета ошибок при выполнении аварийного алгоритма)

J что соответствует числу безуспешных реализаций, т.е. попыток выполнения алгоритгга.

Блок 28 регистрирует го окончании моделирования число безуспешных попы- 10 ток выполнения алгоритма, т.е. содержимое счетчика 24, а также значение общего времени моделирования всех успешных реализаций алгоритма управления, т.е. содержимое сумматора 30. 15

Триггер 16 управляет включением и выключением устройства моделирования.

Триггер 2 управляет процессом мо— делирования алгоритма управления до возникновения аварийной ситуации и 20 с учетом ее.

Количество элементов в первой группе элементов И 9, второй группе элементов И 38 и группе элементов ИЛИ

14 соответствует разрядности и коли- 2Б честву параметров, хранящихся в первом 8 и втором 11 блоках памяти.

Исследование проводится r два этапа: 1) без учета аварийной ситуации до набора необходимой статистики ре- 30 зультатов и 2) исследование и количественная оценка каче" òâà деятельности оператора с учетом аварийного алгоритма.

Рассмотрим работу устройства на первом этапе моделирования (ключ 39 в этог1 случае разомкнут). После подачи на вход 41 устройства сигнала

"Пуск" включаются генераторы 17 и 19, первый из которых подготавливается 40 к формированию последовательности импульсов случайной длительности, а второй — к генерации случайных равномерно распределенных чисел. Кроме того, импульс запуска через первый элемент ИЛИ 3 поступает на элемент 5 задержки, время задержки которого устанавливается в зависимости от времени выхода на заданный режим работы генераторов 17 и 19. Импульс запуска через элемент ИЛИ 1 поступает на единичный вход три гера 2, с прямого выхода которого сигнал поступает на группу элементов И 9, обеспечивая прохождение информации из блока 8 памяти в регистр 15 памяти. Сигнал с выхода триг гера 2 поступает на элемент И 25 для разрешения передачи сигналов схемы 21 сравненгг на счетчик

32 числа операций, выполненных успешно в основном алгоритме деятельности и на сумматор 30 через четвертый элемент ИЛИ 31, Кроме того, сигнал с прямого выхода триггера 2 поступает на входы элементов И 7 и 10, обеспечивая прохождение сигналов на блок 8 памяти. Инверсный выход триггера 2 исключает участие в работе устройства блока 11 памяти, счетчика 34 посредством закрытия элементов И 4 и 13, а также элементов И 27 и 40. После поступления сигнала с элемента 5 задержки

»а первый вход считывания блока 8 памяти через открытый элемент И 7 производится считывание данных из обеих зон в регистр 15 для моделирования выполнения первой операции алгоритма управления. Кроме того, сигнал с элемента 5 задержки поступает на элемент б задержки, время задержки которого выбирается исходя из продолжительности перезаписи информации из блока

8 памяти в регистр 15 памяти, Сигнал с выхода элемента б "-apepmr

15. По этому сигналу осуществляется перезапись значений параметров операционной.составляющей моделируемой операции в генератор 17 и схему 2 1 сравнения соответственно. Генератор

17 начинает формирование последовательности импульсов случайной длительности, которые поступают на вход дифференцирующего элемента 18. Величина задержки времени элемента 13 задержки обеспечивает надежное считывание информации из регистра 15 памяти. Сигнал »Начало" с дифференцирующего элемента 18 поступает на вход запуска преобразователя 20 временной интервал — код, а сигнал "Конец" на вход останова, формируя код продолжительности временного интервала.

Одновременно сигнал "Конец" дает команду на сравнение в первой схеме 21 сравнения, в которой сравниваются случайное равномерно распределенное число со значением вероятности безошибочного выполнения операции данного такта. Если х « Р;, операция считается выполненной безошибочно и импульс выхода схемы 21 сравнения поступает на первый вход элемента И 22.

При наличии сигнала на втором его входе, т.е. если не все операции алгоритма управ".åíèÿ «ыпо:гвены, проис141.16 < ходит подача этого сигнала на вход элемента ИЛИ 3 н весь цикл работы устройства (уже для моделирования второй операции алгоритма управления) повторяется. Кроме того, имгульс с вьг ода схемы 2 1 сравнения поступает на вход сумматора 30. через элемент

ИЛИ 31 и на вход счетчика 32 через элемент И 25. Сумматор 30 состоит из 10 двух блоков, в первом подсчитывается время выполнения операции текущей ðåализации алгоритма, а во втором время предыдущих успешно завершенных реализаций. Если реализация заверше- 15 на успешно, то время ее моделирования суммируется с содержимым второго блока за счет появления сигнала на его втором установочном входе; в противном случае, т.е. при безуспеш- 20 ной реализации, сигнал на первом установочном входе сумматора 30 обнуляет содержимое первого блока. С выхода счетчика 32 число успешных операций поступает в схему 35 сравнения, с вы- 25 хода которой снимается постоянный еди ничный сигнал до тех пор, пока не будут выполнены все операции алгоритма управления. Когда все операции алгоритма будут выполнены успешно, единичный импульс с выхода схемы 35 сравнения поступает через элемент ИЛИ 36 на счетчик 37 для подсчета общего числа проведенных реализаций.. Одновремен— но сигнал с выхода второго элемента

ИЛИ 36 поступает на вход счетчика 32 и обнуляет его содержимое, подготовив его к подсчету числа успешных операций в очередной реализации, а также на вход первого элемента ИЛИ 3 для начала моделирования очередной реализации алгоритма управления и на вход счетчика 34 через элемент ИЛИ 33, обнулив содержимое счетчика 34 и подготовив его к подсчету числа успешных операций в ав арийн ом алгоритме (в случае моделирования деятельности оператора по выголнению алгоритма управления с учетом аварийной ситуации - на втором этапе исследования). С выхода схемы 29 сравнения сигнал на триггер

16 не поступает до тех пор, пока не подсчитано требуемое число реализаций.

Если при сравнении в схеме 21 сравнения х «Р1 операция считается не55 выполненной, как и весь алгоритм управления в целом. В этом случае сигнал с выхода схемы 21 сравнения поступает на счетчик 24 отказов через открытый элемент И 23 дпя подсчета числа безуспешных реализаций алгоритма управлен ия, н а вх оц элемен та ИЛИ

36 цля подсчета общего числа реализаций алгоритма управления в счетчике

37 числа выполненных реализаций и обнуления счетчиков 32 и 34 через элемент ИЛИ 36. Кроме того, сигнал с выхода элемента И 23 обнуляет содержимое первого блока сумматора времени, затраченного на текущую реализацию алгоритма управления, Сигнал с первого выхода первой схемы 2 1 сравнения поступает на второй вход считывания блока 8 памяти через элемент И 10 и обеспечивает выдачу в регистр 15 данных первой операции алгоритма для моделирования очередной его реализации.

Когда число реализаций алгоритма управления достигает требуемого числа, сигнал с выхода схемы 29 сравнения поступает на вход счетчика 24 для считывания информации в блок 28 регистрации, а также на вход считывания сумматора 30, по сигналу которого суммарное время моделирования всех успешных реализаций переписывается также в блок 28 регистрации.

Во втором режиме функционирования устройства моделирования, т,е. с учетом аварийной ситуации, ключ 39 замкнут. Запуск устройства и работа устройства по моделированию выполнения операций, предшествующих той,на которой создается аварийная ситуация, аналогична порядку работы устройства, описанному ранее. Кроме того счетчик

32 отсчитает количество правильно выполненных операций алгоритма управления, он выдает сигнал на вход 2 триггера через замкнутый ключ 39, причем сигнал на второй триггер 2 поступает после окончания моделирования очередной операции. Число правильно выполненных операций, при котором счетчик 32 выдает сигнал на второй триггер 2, устанавливается перед началом второго режима моделирования.

С приходом сигнала со счетчика 32 триггер 2 переходит в нулевое состояние, исключая участие в процессе моделирования первого блока памяти посредством элементов И 7 и 10 счетчиков 32 и 24 посредствоя элементов

И 25 и 23 соответственно. Кроме того, триггер 2 в новом состоянии обеспечивает участие в процессе моделирования второго блока 11 памяти посредством

1473640 элементов И 4 и 12, а также участие счетчика 34 для подсчета количества правильно выполненных операций в аварийном алгоритме посредством элемента

И 27. С этого момента начинается моделирование аварийного алгоритма, вкладываемого в основной алгоритм управления. Порядок считывания информации происходит с блока 11 памяти анало- 10 гично описанному ранее, за исключени" ем работы устройства после схемы 21 сравнения. Так, после правильного выполнения операции аварийного алгоритма сигнал со второго выхода первой 75 схемы 21 сравнения поступает на счетчик 34 числа правильно выполненных операций через элемент И 27 и элемент

ИЛИ 37. Все правильно выполненные операции аварийного алгоритма подсчи- 20 тываются в счетчике 34 „ причем время моделирования выполнения операций аварийного алгоритма подсчитывается в сумматоре 30 (как успешных, так и ошибочных реализаций аварийного алго- 25 ритма) и входит в общее время моделирования реализации алгоритма управ.ления. Так как счетчик 32 остановился и элемент И 25 закрыт, то.на время моделирования аварийного алгоритма со схемы 35 сравнения сигнал постоянно поступает на элемент И 22,что обеспечивает процесс моделирования всех операций аварийного апгоритма.

Как только счетчик 34 подсчитает число правильно выполненных ойераций и количество их будет равно числу операций аварийного алгоритма (это число устанавливается перед моделированием второго этапа), то из счетчика выдается сигнал на триггер 2 через элемент ИЛИ 1, который прекращает моделирование аварийного алгоритма и

1 обеспечивает продолжение прерванного процесса моделирования основного алгоритма управления. При этом подготавливается к работе счетчик 32, блок 8 памяти, а также отключается счетчик

3S и блок 11 памяти. Последующая работа продолжается аналогично моделированию алгоритма управления на первом этапе исследования, описанном ранее. Если же во время моделирования аварийного алгоритма операция будет посчитана выполненной неверно, то

) 55 сигнал с первого выхода схемы 21 сравнения поступает на счетчик 34 через элемент ИЛИ 33 и обнуляет его, подготавливая его к пог .ету операций аварийного алгоритма в новой реализации, Кроме того, сигнал со схемы 21 сравнения поступает на сумматор 30 через элемент И 2б и элемент ИЛИ 31, обеспечивая подсчет времени, и на вход считывания второго блока памяти 11 через элемент И 12, обеспечивая выдачу новой реализации аварийного алгоритма, а также сигнал с первого входа схемы 27 сравнения через открытый элемент И 40 поступает на вход элемента ИПИ 3 для начала моделирования новой реализации аварийного алгоритма и так до тех пор, пока аварийный алгоритм не будет завершен успешно. После правильного выполнения аварийного алгоритма продолжается моделирование основного алгоритма управления.

Полученные данные позволяют оценить известными методами характеристики качества операторской деятельности с учетом возможных аварийных ситуаций. При этом можно моделиро-вать возникновение аварийной ситуации с любой операции основного алгоритма управления и определить для каких ситуаций необходим вызов ремонтного персонала, а в каких случаях оператор способен самостоятельно выполнить задачу управления в отведенный временной интервал (норматив).

Формула и з о б р е т е н и я

Устройство для моделирования деятельности человека-оператора, содержащее первый и второй элементы ИЛИ,первый элемент И, первый, второй и третий элементы задержки, первый блок памяти, регистр памяти, первый триггер, генератор импульсов случайной длительности, дифференцирующий элемент, генератор равномерно распределенных случайных чисел, преобразователь временной интервал — код, первую, вторую и третью схемы сравнения, счетчик отказов, блок регистрации, сумматор, первый счетчик числа правильно выполненных операций основного алгоритма управления и счетчик числа выполненных реализаций, разрядные выходы которого соединены с информационными входами второй схемы сравпения, выход которс и подключен к единичному входу первого триггера,входу сброс l счетчика отка 3cв Входу считы ванин с,мчат",";i, ii!IÔ рмационные входы

11 которого соединены соответственно с выходами преобразователя временной интервал — код, вход запуска которого подключен к первому выходу дифферен5 цирующего элемента, второй выход которого соединен с входом остановки преобразователя, временной интервал— код и входом разрешения сравнения схемы сравнения, информационные входы 10 первой группы которой соединены соответственно с выходами генератора равномерно распределенных случайнык чисел, вход запуска которого связан с выходом первого элемента задержки и !5 входом обнуления регистра памяти,первая группа разрядных выходов которо"го подключена к информационным входам генератора импульсов случайной длительности, выход которого подключен 2р к входу дифференцирующего элемента, а вторая группа разрядных выходов регистра памяти соединена соответственно с информационными входами второй группы первой схемы сравнения, 25 выход "Меньше" или "Равно" которой подключен к первому входу первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход первого элемента И под- д ключен к выходу Меньше" третьей схемы сравнения, выход « Равно" которой соединен с первым входом второго элемента ИЛИ и установочным входом сумматора, выход переполнения счетчиков

35 отказов соединен с первым информационным входом блока регистрации, второй информационный вход которого подключен к выходу сумматора, счетный вход счетчика числа выполненных реализаций соединен с выходом второго элемента ИЛИ и входом обнуления счетчика числа правильно выполненных операций, первая группа разрядных выходов которого соединена соответственно 45 с информационными входами третьей схемы сравнения, нулевой вход первого триггера является входом запуска устройства,и соединен с вторым входом первого элемента ИЛИ, выход которого через второй элемент задержки подключен к входу третьего элемента задержки, выход которого соединен с входом первого элемента задержки и входом считывания регистра памяти, о т л и

55 ч а ю ще е с я тем, что, с целью расширения фуHKIIHOHRJIbHblx возможностей моделирования за счет выполнения работ по аварийному алгоритму при н никнонении отказов, онс дополнительно солержит первую и вторую rpynltb1 элементов И, с пторого по десятый элементы И, третий, четвертый и пятый элементы ИЛИ, группу элементов

ИЛИ, второй триггер, второй блок памяти, второй счетчик числа правильно выполненных операций и ключ, причем первые вход третьего элемента ИЛИ соединен с входом запуска устройства, прямой выход первого триггера соединен с входом обнуления регистра памяти, группа разрядных входов которого подключена соответственно к выходам элементов ИЛИ группы, первые входы которых соответственно соединены с выходами элементов И первой группы, вторые входы элементов KIH группы подключены соответственно к выходам элементов И, первые входы которых подключены соответственно к выходам второго блока памяти, первый вход которого подключен к выходу второго элемента И, первый вход которого соединен с выходом второго элемента задержки и первым входом третьего элемента И, выход которого подключен к первому входу считывания первого блока памяти, выходы которого соединены соответственно с первыми входами элементов И первой группы, вторые входы которых объединены и соединены с вторым входом третьего элемента И, прямым выходом второго триггера, первым входом четвертого элемента И, первым входом пятого элемента И и первым входом шестого элемента И, второй вход пятого элемента

И и первый вход седьмого элемента И подключены к выходу Меньше" или

"Равно" первой схемы сравнения, выход

"Больше" которой соединен с первым входом восьмого элемента И, первым входом четвертого элемента ИЛИ, вторым входом четвертого элемента И,вторым входом шестого элемента И, первым входом девятого и десятого элементов И, выход шестого элемента И соединен со счетным входом счетчика отказов, входом обнуления сумматора и вторым входом второго элемента ИЛИ, а выход четвертого элемента И подключен к второму входу считывания первого блока памяти, второй вход считывания второго блока памяти соединен с выходом девятого элемента И, второй вход которого соединен с вторым входом второго элемента И, инверсным

3640

Составитель В. фукалов

Редактор Л. Пчолинская Техред Л.Олийнык

Корректор Г. Решетник

Заказ 3787/52 Тираж 704 Подписное

ВИИИПИ Государственного комитета СССР по делам изобретений н открытий

1 13035, Москва, Ж"35, Раушская наб,, д, 4/5

Производственно-полиг„мифическое предприятие, г, Ужгород, ул, Проектная, 4

13

1 41 выходом второго триггера, вторыми входами элементов И второй группы,вторыми входами седьмого, восьмого и десятого элементов И, выход седьмого элемента И соединен со счетным входом второго счетчика правильно выполненных операций и первым входом пятого элемента ИЛИ,. выход которого подключен к входу разрешения суммирования сумматора, второй вхоц пятого элемента ИЛИ подключен к выходу восьмого элемента И а третий вход пятого элемента ИЛИ соединен с выходом пятого элемента 11 и счетным входом первого счетчика числа правильно выполненных операций, выход переполнения которого через ключ соединен с единичным входом второго триггера, нулевой вход которого подключен к выходу третьего элемента ИЛИ, второй вход которого соединен с выходом переполнения второго счетчика числа правильно выполненных операций, вход сброса котороП го соединен с выходом четвертого элемента ИЛИ, второй вход которого подключен к выходу второго элемента ИЛИ и третьему входу первого элемента ИЛИ, четвертый вход которого соединен с выходом десятого элемента И,