Устройство для вычисления параметров сеток для решения разностных уравнений

Устройство для вычисления параметров сеток для решения разностных уравнений

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной технике и может быть использовано для расчета параметров множества грубых сеток в отношении к исходной сетке при решении уравнений математической физики. Цель изобретения - повышение быстродействия устройства. Поставленная цель достигается тем, что устройство содержит первый и второй блоки управления , с первого по седьмой регистры с первого по тринадцатый сумматоры, с первого по четьфнадцатый умножители , с первого по четвертый делители. 6 ил. i О)

СООЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИН

„„80„„1413642

А1 (51) 4 С, 06 Р 15/32

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

», 3

@ ф я

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4111574/24-24 (22) 11.09.86 (46) 30.07.88. Бюл. У 28 (71) Рижский политехнический институт им. А.Я. Пельше (72) Ф.П. Звиргздиньш, А.П. Спалвинь, Я.Я. Шланген и P.À. Янбицкий (53) 681.325(088 ° 8) (56) Авторское свидетельство СССР

Р 926667, кл. G 06 F 15/32, 1979.

Романцов В.П. Гибридные вычисли-. тельные машины и комплексы. — Вып.8.—

Киев, 1985; рис.2. (54)УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ПАРАМЕТРОВ СЕТОК ДЛЯ РЕШЕНИЯ РАЗНОСТНЫХ

УРАВНЕНИЙ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано для расчета параметров множества грубых сеток в отношении к исходной сетке при решении уравнений математической физики. Цель изобретения — повышение быстродействия устройства. Поставленная цель достигается тем, что устройство содержит первый и второй блоки управления, с первого по седьмой регистры с первого по тринадцатый сумматоры, с первого по четырнадцатый умножители, с первого по четвертый делители.

6 ил.

1413642

Изобретение относится к цифровой вычислительной технике, а именно к устройствам для обработки цифровых данных, и может быть использовано для расчета параметров множества грубых сеток в отношении к исходной сетке при решении уравнений математической физики.

Цель изобретения — повышение быст- 1О родействия.

На фиг.1 представлена структурная схема устройства, на фиг.2 — функцио-нальная схема первого блока управления на фиг.3 - функциональная схема 15 второго блока управления, на фиг,4 трехкратная редукция двухмерной се" точной области, на фиг.5 — набор входных и выходных данных нечетной и четной редукций для исключения i, 1- 20 узла, на фиг.6 — распределение параметров в блоках оперативной памяти.

Устройство содержит первый 1 и второй 2 блоки управления, с первого по седьмой регистры 3-9, с первого по тринадцатый сумматоры 10-22, с первого по четырнадцатый умножители

23-36, с первого по четвертый делители 37-40, управляющий вход 41 уст ройства, информационный вход 42 па†30 раметров исходной сетки устройства, шины 43-45 данных, выходы 46-57 блока 1 управления, выходы 58-66 блока

2 управления, информационные входы

67-74 блока 1 управления, информационные входы 75-80 блока 2 управления, выходы 81-86 регистров, выходы

87-96 регистра 9. Первый бло . управления содержит узел 97 .амяти команд, мультиплексор 98, стековый ре- 40 гистр 99, сумматор 100, мультиплексор 101 узел 102 сравнения, узлы

103 и 104 оперативной памяти, коммутатор 105, регистры 106-115, мультиплексоры 116 и 117. 45

Второй блок 2 управления образует узел 118 памяти команд, мультиплексор 119, сумматор 120, узел 121 сравнения, сумматор 122, мультиплексор

123, стековый регистр 124, мультиплек. сор 125, узлы 126-129 оперативной памяти, коммутатор 130, регистры 131138, коммутаторы 139 и 140, мультиплексор 141 и регистр 142.

Устройство реализует расчет параметров вспомогательных грубых сеток, используемых для органи ции итераций многосеточного типа, по алгоритму:

-1 (хд) 1Г Г у< i1(м„., )

-1 б 1

Ь() (b — А, А b) )(). ) Х 1,) ч (х. )= "т1(х )= А ; ) где

)A --. (. )= diagtA-))(. ),.

i,) =1,2, iPj, s=1,2,...,1, (1) (2) (3) (4) 5

° е ° ° у 2 1

1з=О, 1,2 (z,. >=-Ф (исключены черные узлы) (исключены белые узлы) 1, если ) =2

О, если j 1

N5 1, N

=0 (О, 5N) (; )(6) представляющему собой некоторую модификацию прямого хода метода циклической редукции. Для исключения неизвестных порядок N, приводится к виду (6), соответствующему упорядочению узлов в шахматном порядке на белые

TV,1(р;, и черные Ca 7<, ). Упрощение (4) обеспечивает постоянство структуры ненулевых элементов в матрице A<+. )по сравнению с резуль1 татом предыдущей редукции. С учетом возможных комбинаций исключения черных или белых узлов s-кратная редукция исходной системы уравнений порождает 2 различных вариантов образования комплекта вспомогательных грубых сеток. Поэтому для управления вычислениями, идентификации и однозначного определения варианта образования уравнения (6) служит индексное выражение (5). На фиг.5 трехкратная редукция двухмер-т иой сеточной области А(<р)=А 1порож— дает вспомогательные грубые сетки

А! . > =А(„), А(„. 1=А,„„А<„1=A р(,),jpjj при этом текуг!ая релукция уменьшает число узлов приблизительно в два раза и меняет ориентацию главных связей (sx tis! (а „)< и лиагональных свя1413642 зей (d «) 1, (d ) на 45 по сравнению с результатом предыдущей редукции, Эта особенность учитывается при органиэации хранения и поиска данных в памяти устройства при построении грубых сеток. Для двух массивов (Й „)(п1, (d )(п1 s-й редукции необходимо выделить дополнительное поле памяти, при этом для запоминания 10 величин а,, Ьф,, (aê4,ç (а „) „используют ячейки памяти массивов предыдущей редукции а п {1, b(s.1, (d«) (s-0> (d y) (z.,1 соответственно, Конечный результат в этих ячейках памяти будет сформирован после исключения всех смежных черных (белых) узлов в данной редукции, При такой органиэации хранения данных в предельном случае редукции (з=1=1о8 N) необходимо

=0 (8N) ячеек памяти.

Перед началом работы в узлы 97 и 118 памяти команд записывается управляющая информация. в зависимости от режима работы устройства. В ре- 25 гистр 5 записывается код номера текущей редукции s, в регистр 6 — код адреса i,j-го узла„ сеточной области, в регистр 7 — код адреса узлов rpa— ничных строк и столбцов сеточной области, а в регистр 142 — код конечного адреса занятых ячеек узлов 126, i27, 128 и 129 оперативной памяти.

Все остальные регистры устройства устанавливаются в исходное состояние.

Выбирается режим записи данных

35 исходной задачи в узлы 103,104 и в узлы 126-129 оперативной памяти, По нулевому адресу, поступающему с выхода регистра 6 .ерез мультиплексор 98, сумматор 100 и мультиплексор 101 на входы узлов 103 и и 104 оперативной памяти, в их нулевые ячейки записывается нулевая информация, поступающая на их другие входы с шины 42 данных через информационные входы мультиплексора 105.

По нулевому адресу, поступающему с выхода регистра 6 через мультиплексор 119,сумматор 120,сумматор 122 и 0 мультиплексор 125 на первые входы узлов

126-129 памяти, в их нулевые ячейки записывается нулевая информация, поступающая на их вторые входы с шины

42 данных через информационные входы мультиплексора ll 30. Затем на первый

55 вход узла 97 памяти команд поступает код режима записи массива параметров а и с его четвертого выхода на вход узла 103 оперативной памяти поступает сигнал записи, По содержимому регистра 6 выбирается первая ячейка и в нее с шины 42 данных по тактовому сигналу записывается информация.

Содержимое регистра 6 наращивается на единицу, выбирается вторая ячейка записывается следующая информация и процесс записи массива параметров в узел 103 оперативной памяти продолжается до полной загрузки массива параметров а. Затем сигнал записи поступает на вход узла !04 оперативной памяти, в который записывается массив параметров Ъ. После окончания записи массивов параметров а,b в узлы 103 и 104, на вход узла 118 памяти команд поступает код записи массивов параметров а«, ay d X u d в узлы 126-129 оперативной памяти соответственно. Иассивы параметров записываются, как быпо описано выше. После ввода в узлы 103, 104 и 126-129 оперативной памяти массивов параметров а, Ь, a» a» d „и dy устройство готово выполнять алгоритм первой редукции s--1 исходной сеточной области.

Рассмотрим вариант редукции, ког- да при s=1 и s=2 исключаются черные узлы, Примем индексацию а, à($.11 для нечетной и четной кратностй редукций s вместо (z; ). Направление обхода исключаемых узлов сеточной области — слева направо, сверху вниз. В каждом машинном такте устройство рассчитывает все параметры, воэникающие в результате. исключения (i,j)-го узла, Работу при s=1 и s 2 рассмотрим в два этапа: этап чтения параметров из узлов оперативной памяти и расчета параметров и этап записи результатов в узел оперативной памяти.

В регистр 4 записывается код кон-, станты адреса соседних узлов. Устанавливается s=1 в пятом регистре 5 и режим параллельного чтения информации из узлов 103, 104 и 126-129 оперативной памяти. По тактовому сигналу с выхода регистра 6 на первые входы мультиплексоров 98 и 1 19 блоков 1 и 2 управления соответственно поступает код адреса i j-й узловой точки сеточной области. С выхода муль типлексора 98 код адреса А <, 1ïîñòóпает на первый вход сумматора 100, на втором входе которого действует

1413

642

5 нулевой код константы адреса сосецних узлов. С выхода сумматора 100 суммарный код адреса поступает на первый вход мультиплексора 101 и на первый

5 вход узла 102 сравнения, на втором входе которого действует код адреса узлов граничных столбцов и строк с выхода регистра 7. Результат сравнения Q =i=Os =Ovi i ðj × „(где

j — код адреса граничных строки и столбца) поступает на вход управления мультиплексора 101. Если А =0, то с выхода второго мультиплексора

101 суммарный код адреса А (; 1 поступает на входы узлов 103 и 104 памя— ти. Если А Ф О, то на входы узлов

103 и 104 поступает нупевой адрес. С выхода мультиплексора 119 код адреса

А („) ) поступает на первый вход сумма-20 тора 120, на втором входе которого действует код константы адреса сосед- . них узлов. С выхода сумматора 120 суммарный код адреса поступает на первый вход сумматора 122 и íà первый вход узла 121 сравнения, на втором входе которого действует код адреса узлов граничных столбцов и строк с выхода регистра 7. Результат сравнения поступает на вход управления 30 мультиплексора 125. На второй вход сумматора 122 поступает нулевая константа с выхода мультиплексора 123.

С выхода сумматора 122 код адреса А(, 1)! через восьмой мультиплексор 125 пос35 тупает на входы узлов 126-129.

С выхода узла 97 памяти команд на входы регистров 106 и 111 и с выхода узла 118 памяти команд на входы регистров 131 и 133 поступает сигнал разрешения записи. По тактовому сигналу из выбранных по адресу А (; ячеек узлов 103, 104 и 126-129 записывают в регистр 106 параметр (а ">) qs i>

B регистр 111 — параметр (о.,)(5-0 45 в регистр 131 — параметр (a )()(5-11 в регистр 133 параметр (а )

Содержимое регистра 4 увеличивается на единицу. С выходов узлов 97 и 118 памяти команд на вторые входы сумматоров 100 и 120 соответственно посту50 лают коды констант адресов соседних узлов (O.с) и (-с,0), которые суммируются в сумматорах с кодом адреса i,j-ro узла. По суммарным кодам адресов с выходов сумматора

100 и сумматора 120 выбирают очередные ячейки узлов 103 и 104 оператив- ной памяти узлов I27 и 9 оперативной памяти как было описано выше, При поступлении сигнала записи на входы регистров 107, 112, 134 и 138 по тактовому сигналу из выбранных ячеек 103, 104, 127 и 129 оперативной памяти записывают в регистр 107 параметр (а", " )<,1в регистр 1 12 — па; +с раметр (Ь,) rg-rr, в регистр 134

r-ñ, параметр (а ) rg. I, в регистр 138параметр (d „ ) О, К содержимому регистра 4 добавляют единицу и на вторые входы сумматоров 100 и 120 поступают коды констант адресов соседних узлов (С,О) и (О, — C) и по следующим адресам записывают в регистр 108 параметр (а," i )(< 11, в регистр 113t tC> 1 параметр (b )(s-rr, в регистр 132 параметр (а,", )(s-r), в регистр 136

I ðr-с параметр (d y )(1 и в регистр 137 ,1,1-с параметр (n > )r>.,1.. Затем вновь к . содержимому четвертого регистра 4 добавляют единицу, выбирают код константы (-С,О) и (С,О) и в регистр 116 записывают параметр (а )(S О, в Регистр 115 — параметр (Ь " ) (s 0, в регистр 135 — параметр (d „ )r<,1.

По первому системному такту в рабочий момент код адреса i,j-ro узла сеточной области записывается в стековые регистры 99 и 124. С узла 118 памяти команд на управляющие входы коммутаторов 139 и 140 поступает сигнал, подключая информационные входы мультиплексора 139 к его выходу и информационные входы коммутатора 140 к его выходg, По сигналу считывания содержимое регистров 106-108, 110-113 и 115 поступает по шине 43 данных на входы регистра 3, содержимое регистров 131138 через коммутаторы 139 и 140 по шине 43 данных поступает на входы регистра 3. По первому тактовому сигналу информацию, поступившую по шине

43 данных, записывают в регистр 3.

Кроме того, информация по шине 43 данных поступает в сумматор 15. По второму системному такту содержимое регистра 3 переписывают в регистр 8.

Суммарный код с выхода сумматора 15 поступает на первые входы делителей

37-40,на вторые входы которых поступает информация с регистра 3. С выхода делителя 37 результат деления поступает на первые входы умножителей

28-31. С выхода делителя 38 результат деления поступает на первые входы умножителей 32-35. С выхода делителя 39

1413642 результат деления поступает на первые входы умножителей 23-25. С выхода делителя 40 результат деления поступает на первые входы умножителей 26,27 и

36. С выходов регистра 8 информация поступает с первого выхода на второй

ВхОд умножителя 30 с ВГОрогo Bblxogct на вторые входы умножителей 32 и 31, с третьего выхода на второй вход умно10 жителя 38, с четвертого выхода на вторые входы умножителей 23 и 25, с пятого выхода на вход умножителей 25, 27,30 и 34 с девятого выхода на вторые входы умножителей 24,26,29 и 33, По третьему системному такту содержимое регистра 4 увеличивается на еди ницу, выбирается код константы (О,-С) и в регистр 109 записывается параметр (а" ) з-й, в регистр 114 — параметр 20

1,)-с (Ь ) з О и с выходов регистров

109 и 114 информация шины 44 данных поступает на первые входы сумматоров

12 и 13 соответственно, С выходов регистра 8-информация записывается í 25 ,регистр 9. Информация с выходов регистра 9 поступает на первые входы соответственно сумматоров 19, 22, 18,21, 17,20 и 16. Информация с выходов тре тьего регистра 9 поступает по шине 43 30 данных на вторые входы мультиплексоров 116,117 и 141 и с их выходов по шине 44 данных на первые входы сумматоров 14, 13 и 10 соответственно, На вторые входы сумматоров 10-22 поступа ет информация с выходов умножителей

23-27, 36,28, 2"., 30, 32-34 соответственно. Сформированные на выходах сумматоров 10-14, 16-22 и на выходах умножителей 31 и 35 параметры текущей укрупненной сеточной области нечетной редукции по шине 45 данных поступают на соответствующие входы коммутаторов 105 и 130.

Затем производят запись результатов расчета в блоки 1 и 2, По шине

4 1 управления код режима поступает на первые .входы узлов 97 и 118 памяти команд, на вторые входы которых с выхода регистра 4 поступает код кон50 станты (О,-С) . По сигналу с первых выходов узлов 97 и 118 мультиплексоры 98 и 119 подключают выходы стеков

99 и 124 к первым входам сумматоров

100 и 120 соответственно, на вторые входы которых с вторых выходов узлов

97 и 118 поступает код константы (О,-С), где суммируются с кодом адреса i,j-ro узла. Палее формирование кодов адреса узлов 103, 104, 126-129 оперативной памяти осуществляется, как было описано вьппе. По сигналу с третьих выходов первого и второго узлов 97 и 118 памяти команд мультиплексоры 105 и 130 выбирают источники информации с шины 45 данных, По выбранному адресу в узлы 103 и 104 оперативной памяти через мультиплексор 105 с шины 45 данных записываются параметры (а 1 ) (sl и (д )(sl соответственно, в узлы 128 и 129 оперативной памяти через мультиплексор 130 — параметры (a „ ) з (я" ), К содержимому регистра

М

4 добавляется единица и формируется код адреса с константой (С,О) . По этому адресу записываются параметры

У в узел 103 оперативной памяти (а " > ) 1, в узел 104 оперативной памяти (Ъ " "1)

4 добавляется единица и формируется код адреса с константой (-С,О), по которому записываются параметры в узел 103 оперативной памяти (a 1 ), в узел 104 оперативной памяти (Ь l )(siи в узел 127 оперативной памяти (я с ) . Затем формируется код адреса с константой (О,C) и в узел 103 оперативной памяти записывается параметр (а"1 )(5) в узел

104 оперативной памяти — параметр (Ь" > )<у. При формировании кода адреса узлов 126 и 127 оперативной памяти для записи массива параметров

d „ ll d по сигналу с шестого выхода узла 118 памяти команд через мультиплексор 123 с выхода регистра 142 код адреса конечной занятой ячейки узлов 126 и 127 оперативной памяти поступает на второй вход сумматора

122, на первом входе которого действует суммарный код адреса i,j-ro уэ" ла и код константы (О,-С). С выхода сумматора 122 код адреса поступает на первый вход узла 126 оперативной памяти, в него записывается параметр (с1 „ )<э1. Содержимое регистра 4 увеличивается на единицу, и, как было описано, формируется код адреса с константой (-С,О), поступающий на первый вход узла 127 оперативной памяти,,в него записывается параметр (d „" )(„.

После завершения нечетной редукции в узлах 103 и 104 оперативной памяти хранятся массивы а (pl/и Ь(5(i Ос

9 14136 новной H а< 1 и b(sI вспомогательной сеток, в узлах 126 и 127 оперативной памяти — массивы (а,,) (s.,1 и (а y) ts,I основной и (d „) <,> и (d s) и (а „) c s t вспомогательной сеток.

В режиме четнои редукции формирование кодов адреса ячеек узлов 103 и 104 оперативной памяти в режиме записи массива параметров а и Ь совпа дает с формированием кодов адреса в режиме нечетной редукции, отличаются только коды констант, считываемые с второго выхода узла 97 памяти команд.

С выхода регистра 5 на входы управления мультиплексоров 116 и 117 поступает сигнал, по которому выходы ре-. гистров 110 и 1l5 подключают к шине

144 данных. Прн формировании кодов адреса ячеек узлов 126-129 оперативной памяти по сигналу с шестого выхода уз-ла 118 памяти команд 105 содержимое регистра 142 через мультиплексор 123 поступает на вход сумматора 122 и далее, По сигналу с пятого выхода узла

118 памяти Ko ;aíä информационные входы коммута.ори 139,подключаются к шине 43 данных, информационные входы коммутатора 140 — к первому информационному входу мультиплексора 14 1 к шине 43 данных, Затем осуществляется запись информации четной редукции в регис,тры 106- 1 l5 131-138.По сигналу с выхода регистра 4 на вторых выходах узлов 97 и 118 памяти команд формируется код константы (О,О) . IIo сформированно му коду адреса с выхода узла 103 опе.ративной памяти в регистр 106 записывается параметр (а " ) z.,I, с выхода узла 104 оперативной памяти в регистр

111 — параметр (h"")

f,1 45 оперативной памяти в регистр 137 — параметр (а „) <,, Содержимое регистра

4 увеличивается на единицу, выбирается код константы (-С,С) и (С,-С) и по сформированному адресу с выходов узлов 103 и 104 оперативной памяти„в регистры 107 и 112 записываются параметры (а " ). 1и (Ь »" ) gs-

4 добавляется единица, вь бирается код константы (С, С) и (-C, -t.g и по сфор42 10

1 мированному адресу с выходов узлов

103 и 104 оперативной памяти в регистры, 108 и 113 записываются параметры (а )<,, и (Ь" С" ) 1, соответственно, с выхода узла 129 оперативной памяти в регистр 138 — параметр

tq, -С (а „ ) 1, Содержимое регистра 4 увеличивается на единицу. При форми" ровании кода адреса код конечного адреса с выхода регистра 142 через мультиплексор 123 поступает на второй вход сумматора 122, По сформированному адресу и коду константы (-С, С) с выхода узла 127 оперативной памяти в регистр 133 записывается параметр (d „ " > ) .0 . Содержимое регистра 4 увеличивается на единицу, выбирается константа (С,-С) и с выхода узла 126 оперативной памяти в регистр 131 записывается параметр (d „ )(„,1. увеличивается со14с J " держимое регистра 4 на единицу и по константе (-С,-С) с выхода узла 126 оперативной памяти в регистр 132 записывается параметр (d )(„ 1

По первому системному такту с выходов регистров информация по одним каналам шины 43 данных поступает íà со ответствующие входы регистра З а по другим каналам шины 43 — на входы сумматора 15. По второму системному такту информация с выходов регистра

3 записывается в регистр 8 и осуществляется операция деления в делителях

37-40 задержанной на один такт входной информации с каналов шины 43 дан" ных на суммарный код с выхода сумматора 15, По третьему системному такту информация с выходов регистра 8 записывается в регистр 9 и осуществляется операция умножения информации с выхода регистра 8, задержанной на два такта относительно информации в каналах шины 43 данных, на код с выходов делителей 37-40. Результат умножения с выходов умножителей 28-30, 32-34, 23-25, 36, 26 и 27 поступает на вторые входы сумматоров 17-22, 10-12, 16,13 и 14. С выходов регистра 9 информация, задержанная на три такта относительно информации в каналах шины 43 данных, поступает на первые входы сумматоров 19,22, 18,21, 17 и

20 и 16. По базовому адресу, хранящемуся стеках 99 и 124, формируют код адреса узлов 103 и 104 оперативной памяти с кодом константы (С,-С). По этому «дресу с atmona узлов 103 н

141364

11

104 оперативной памяти в регистры 109 и 114 записываются параметры (а )(s > и (д i- )<.,1 соответственно. Увеличивается содержимое регистра 4 на единицу,,формируется код адреса с кодом константы (-C,-С) ц с выходов узлов 103 и 104 оператиг,ной памяти в регистры 110 и 115 записываются параметры (а ) (s,1 10

1 С93 и (b )

Запись результатов четной редукции 25 в узлы 103 104, 126-129 памяти осуществляется по базовому адресу i,j, хранящемуся в стековых регистрах 99

„и 124, по четвертому тактовому сигналу. Массивы параметров а и Ъ эаписы- 30 ваются по адресам основных массивов занятьг» ячеек памяти, а параметры а а, d d y записываются по адресам, сдвинутым на величину N основного массива занятых ячеек памяти, 35

При формировании кодов адреса узлов 126-129 оперативной памяти с выхода регистра 142 через мультиплексор 123 на второй вход сумматора 122 поступает код константы, равный вели- 40 чине основного массива занятых ячеек памяти.

По сигналу из регистра 4 на вторые выходы узлов 97 и 118 памяти команд поступают коды констант (-С,С) и (С,-С) соответственно, по которым формируется код адреса узлов 103, 104, 126 и 128 оперативной памяти.

По сигналу записи с шины 45 данных в узел 103 оперативной памяти записы- 50 (»-с114С )

104 оперативной памяти — параметр (Ь )(sy, в узел 126 оперативной с, 1-с памяти — параметр (а,, )(si и в узел )28 оперативной памяти — параметр.

1 с, 1-с J5 (d „) з1 . Содержимое регистра ч увеличивается на единицу, выбирается код константы (С,С) и (-С,С) и по сформированному коду адреса с нины 45

12 данных в узел 103 оперативной памяти записывается параметр (а1 "«) (s1 в узел 104 оперативной памяти — napa метр (b )» 1 и в узел 127 оперативной памяти — параметр (а с ) ч < 1

Содерж»»мое регистра 4 увеличивается на единицу и формируется код адреса с константами (С,-C) и (-С,-С) ° По сформированному коду адреса с шины 45 данных в узел 103 оперативной памятизаписывается параметр (а ) сс1 в узел 104 оперативной памяти — параметр (Ь )(sl, в узел 126 оперативной памяти — параметр (а )(ц

Х в узел 127 оперативной памяти — пара1-с, j-c метр (а ) (g) и в узел 129 оперативной памяти — параметр (d, )»s»

Содержимое регистра 4 увеличивается на единицу, выбирается код константы (-С,-С) и по сформированному коду адреса с 45 шины данных в узел 103 оперативной памяти записывается параметр (а с)(s> в узел 104 оперативной памяти — параметр (Ь ) (s l

По окончании записи результатов четной редукции в узлы 103, 104, 126-129 памяти содержимое регистра 5 увеличивается на единицу и устройство работает как было описано, выполняя очередную редукцию. После выполнения заданного числа редукций в узлах 103, 104, 126-129 памяти хранятся параметры грубьгх сеток для организации итерационного процесса многосеточного типа реализуемого на R-сетках или для решения задачи теории поля на других устройствах вычислительной системы, формулаизобретения

Устройство для вычисления параметI ров сеток для решения разностных уравнений, содержащее первый и второй блоки управления, первый регистр, с первого по пятый сумматоры и с пер-. вого по пятьп» умножители, причем информационный вход параметров исходной сетки устройства подключен к первым входам задания режима первого и второго блоков управления, с первого по четвертьп» выходы первого блока управления и первьп» выход второго бло- ка управления подключены соответственно к первым входам сумматоров с первого по пятый, выходы которых подключены соответственно к второму входу задания режима второго блока уп1413642 t4 равления, BTopoMó входу задания режима первого блока управления, третьему входу задания, режима первого блока управления, четвертому входу

5 задания режима первого блока управления и пятому входу задания режима первого блока управления, второй, третий, четвертый и пятый выходы второго блока управления и пятый выход первого блока управления подключены соответственно к первому — пятому информационным входам первого регист-. ра, выходы с первого по пятый умножителей подключены соответственно к вторым входам с первого по пятый сумматоров, о т л и ч а ю щ е е с я тем„ что, с целью повышения быстродействия, в пего введены с второго по седьмой регистры, с шестого по тринадцатый сумматоры, с шестого по четырнадцатый умножители и с первого по четвертый делители, причем информационный вход параметров исходной сетки устройстла подключен к информа-з5 ционным входам с второго по пятый регистров, управляющий вход устройства подключен к первым входам ревкома первого и второго блокоь управления и входам записи — счит IBaния регистров с второго ло пятый, выход второго ре. гистра подключен к, вторым входам режима первого и второго блоков управления, выход третьего регистра поцключен к третьим входам режима первого и второго блоков управления, выход четвегтого регистра подключен к четвертым HxojTRM режима первого и второго блоков управления, выход пятого регистра подключен к пятому нхо- щ ду режима второго блока управления, с шестого по двенадцатый выходы первого блока управления и с шестого по . девятый выходы второго блока управления подключены соответственно к шес- 45 тому - шестнадцатому информационным входам первого регистра, с первого по четвертый выходы которого подключены соответственно к первому — четвертому информационным входам шесто50

ro регистра и соответственно к первым входам с первого по четвертый делителей, с второго по пятый выходы второго блока управления и пятый выход первого блока управления подключены соответственно к первому- пятому

55 входам шестого сумматора, информационный выход которого подключен к вторым входам с лервог Io четвертый делителей, с пятого ло шестнадцатый выход| первого регистра подключены соответственно к пятому — шестнадцатому информационным входам шестого регистра, с первого по десятый выходы которого подключены соответственно к первому — десятому информационным входам седьмого регистра, первый, второй и третий выходы которого подключены соответственно к пятому входу режима, шестому входу режима первого, блока управления и шестому входу режима второго блока управления, выход первого делителя подключен к первым входам с шестого по девятый умножителей, выход второго делителя подключен к первым входам с десятого по тринадцатый умножителей, выход ".ðåòüåro делителя подключен к первым входам с первого по третий умножителей,, выход четвертого делителя подключен к первым входам четвертого, пятого и четырнадцатого умножителей, выход четырнадцатого умножителя подключен к первому входу седьмого сумматора, выход которого подключен к третьему информационному входу второго блока управления, одиннадцатый выход шестогд регистра подключен к второму входу четырнадцатого умножителя, двенадцатый выход шестого регистра подключен к вторым входам девятого и десятого умножителей, тринадцатый выход шестого регистра подключен к второму входу шестого умножителя, четырнадцатый выход шестого регистра подключен к вторым входам первого и тринадцатого умножителей, пятнадцатый выход шестого регистра подKJIIO tpH к RTApbIM входам. восьмого, двенадцатого, третьего и пятого умножителей, шестнадцатый выход шестого регистра подключен к вторым входам седьмого, одиннадцатого, второго и четвертого умножителей, выходы шестого, седьмого, восьмого, десятого, одиннадцатого и двенадцатого умножителей подключены соответственно к первым входам сумматоров, с восьмого ло тринадцатьп, четвертый выход седьмого регистра подключен к второму входу десятого сумматора, пятый выход седьмого регистра подключен к второму входу тринадцатого сумматора, шестой выход седьмого регистра подключен к второму входу девятого сумматора, седьмой выход седьмого регистра подключен к второму входу двенадцатого суь1матора, pîcьмой выход

1ч1 3642 седьмого регистра подключен к «торому входу восьмого сумматора, девятый выход седьмого регистра подключен к второму входу одиннадцатого суммато5 ра, десятый выход седьмого-регистра подключен к второму входу седьмого сумматора, выходы с восьмого по тринадцатый сумматоров, девятого и тринадцатого умножителей подключены сооТ О ветственно к четвертому информационному входу второго блока управления, шестому и седьмому входам задания режима первого блока управления, пятому входу задания режима второго блока управления, Восьмому и дЕвятому входам задания режима первого блока управления, шестому и седьмому входам задания режима второго блока управления.

1413642

141 36 2! 4! 364>

1413642

5 (8-1) x(s-1) dy(a-1) gx(8) оу(г) йЦ (8+2) Фдр) x($+5) 4Р+О

gy(Р f) к(s+2) 0ур;2) Составитель В, Смирнов

Техред Л. Олийнык Корректор М. Пожо

Редактор Л. Пчолинская

Заказ 3787/52

Тираж 704

Подписное

ВПИИПИ Государственного комитета СССР по делам изобретений и открытий

1!3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

4 (8+2)

ay(s+М