Устройство для контроля и диагностирования электронных узлов

Устройство для контроля и диагностирования электронных узлов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматическому контролю и позволяет повысить достоверность контроля. Устройство содержит генератор 1 слов, ЭВМ 3 и запоминающий блок 7. Введение блока 4 свертки, блока 5 сравнения, делителя 6 частоты, счетчика 8 адреса , блока 9 управления и мультиплексора 10 увеличивает количество контролируемых точек объекта диагностирования . 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (И) (51) y G 0l R 31/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

% ( (ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) .3940960/24-21 (22) 08.08.85 (46) 07.08.88. Бюл. )1 29 (72) О.Я.Рудерман, Д.А.Хохлов, М,С.Лапин и Н.П.Меткин (53) 681.142.32(088.8) (56) Авторское свидетельство СССР

И 980027, кл. G 01 R 31/28, 1981. Васильева Н.П., Горовой В.P. Апларатурно-программные средства отладки.

-М.: Высшая школа, 1984, с.50-53.

I (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ И ДИАГ"

НОСТИРОВАНИЯ ЭЛЕКТРОННЫХ УЗЛОВ (57) Изобретение относится к автоматическому контролю и позволяет повысить достоверность контроля. Устройство содержит генератор 1 слов, ЭВМ

3 и запоминающий блок 7. Введение блока 4 свертки, блока 5 сравнения, делителя 6 частоты, счетчика 8 адреса, блока 9 управления и мультиплексора 10 увеличивает количество контролируемых точек объекта диагностирования. 3 ил.

1415211

Изобретение относится к автоматическому контролю и может быть использовано для контроля и диагностированияя технологических дефектов электронных узлов.

Целью изобретения является повышение достоверности за счет увеличе,ния количества контролируемых точек объекта диагностирования. 10

На фиг. 1 представлена структурная схема устройства; на фиг. 2 — принципиальная схема блока управления; на фиг. 3 — функциональная схема блока свертки. l5

Устройство (фиг. 1) содержит генератор 1 слов (ГС), объект 2 диагностирования (ОД), электронно-вычислительный блок 3 (ЭВМ),блок 4 свертки, блок

5 сравнения, делитель 6 частоты, запоми- 20 нающий блок 7, счетчик 8 адреса, блок 9 управления и мультиплексор 10. Шины данных и управления ГС I соединены с соответствующими шинами ЭВМ 3. Выход синхронизации ГС 1 соединен с входом 25 делителя 6 частоты и с входом синхронизации блока 4 свертки. Выходы каналов ГС 1 соединены с входами ОД 2, выходы которого соединены с информационными входами блока 4 свертки. Вы- 30 ходы блока 4 свертки соединены с первой группой информационньм входов блока 5 сравнения, а выходы запоминающего блока 7 (ЗУ) — с второй группой.

Выход делителя 6 частоты соединен с первым входом блока 9 управления и с

35 входом синхронизации блока 5 сравнения, вьмод которого соединен с входом прерывания ЭВМ 3 и с входом блока в

9 управления. Первый и второй выходы блока 9 управления соединены с входами ".Счетный вход" и "Сброс" счетчика

8 адреса соответственно. Третий и четвертый выходы блока 9 управления соединены с входами "Направление передачи" и "Выбор микросхемы" мультиплексора 10 соответственно. Пятый и шестой вьпсоды блока 9 управления соединены с выходами "Выбор микросхемы" и "Разрешение записи" ЗУ 7 соответственно. Выход счетчика 8 адреса соеди- 50 нен с адресным входом ЗУ 7 информационным входом мультиплексора 10, вьпсод которого соединен с входом данных ЗУ

7. Шина данных ЭВМ 3 соединена с входом данных мультиплексора 1О, а шины 55 управления и адреса соединены соответственно с третьим и четвертым входами блока 9 управления.

Блок 9 управления фиг.2 содержит дешифраторы 11 и 12, триггеры 13-15, элементы ИЛИ-НЕ 16 и 17 элементы И

18 и 19, элементы ИЛИ 20 и 21, инверторы 22-27, резистор 28, конденсатор

29.

Первый вход блока соединен с пер" вым входом элемента И 18 выход которого соединен с первым входом элемента ИЛИ 20 и через инвертор 26 с первым входом элемента И 19. Второй вход элемента И 19 соединен через инвертор

25 с первыми выводами резистора 28, конденсатора 29 и через инвертор 24 с выходом синхронизации приема блока.

Второй вход блока соединен с установочным входом триггера 15, третьи . входы блока через дешифраторы ll и 12 соединены с информационными входами триггеров 13 и 14, тактовые входы которых через инвертор 22 соединены с входом синхронизации передачи адреса.

Выход триггера 14 соединен с вторым входом элемента И 18, первыми входами элементов ИЛИ-НЕ 16 и 17, вторые входы которых соединены с входами готовности приема данных ЭВМ и сопровождения данных соответственно. Выход элемента ИЛИ 20 соединен с первым выходом блока. Второй выход блока соединен с выходом триггера 13 и входом сброса триггера 15, выход которого соединен с третьим выходом блока и вторым входом элемента ИЛИ 20. Четвертый выход блока через инвертор 23 соединен с вторым выводом резистора

28 и выходом элемента ИЛИ 21. Пятый выход блока соединен с выходом эле" . мента И 19. Шестой выход блока uepes инвертор 27 соединен с третьим входом элемента И 20, выходом элемента ИЛИНЕ 17 и первым входом элемента ИЛИ 21, второй вход которого соединен с выходом элемента ИЛИ-НЕ 16.

Блок 4 свертки (фиг.3) может быть реализован (пример для свертки по модулю 7), например, как последовательно соединенные сумматор 30, регистр 31 и элемент 32 свертки, причем первые входы сумматора соединены с первыми входами блока, вторые входы — с выходами регистра 31, второй вход которого соединен с вторым входом блока.

Устройство работает следующим образом.

На этапе подготовки к проведению контроля ЭВМ производит запись в ГС 1 з 14152 тестовых воэдей стний, а в ЗУ 9 — информацию для сравнения. Перед записью в ЗУ 7 ЭВМ 3 должна осуществлять сброс

8 адреса. Для этого ЭВМ 3 передает по адресной шине в блок 9 управления

5 адрес, после дешифрации которого дешифратором 11 на выходе последнего появится логическая "1" и по переднему фронту сигнала синхронизации пере- 1О дачи адреса (Al) на инверсном выходе триггера 13 установится логический

"0". Появление логического 0 на инверсном выходе триггера 13 сбрасывает сигналом "Сброс" на втором выходе блока 9 управления счетчик 8 адреса, а также устанавливает на выходе триггера 15 логический "0", под действием которого мультиплексор 10 переключается на ввод информации с шины данных в ЗУ 7. Прохождение в данном машинном цикле сигналов готовности приема данных ЭВМ (Вl) и сопровождение данных (В2) через элементы 16 и 17 соответственно запрещается логической 26

"1" на других входах этих элементов, с которая поступает на них с инверсного выхода триггера 14.

После этого начинается процесс записи информации в ЗУ 7. Для этого ЭВМ Зи передает по адресной шине в блок 9 управления адрес, после дешифрации которого дешифратором 12 на его выходе появится логическая "1", а по переднему фронту сигнала Al на инверсном выхо35 де триггера 14 — логический "О", который разрешает прохождение в данном машинном цикле сигнала Вl, а также запрещает прохождение импульсов с делителя частоты через элементы 18 и 19 на 4О счетчик 8 адреса. Данные, передаваемые ЭВМ 3 для записи в ЗУ 7, в каждом машинном цикле сопровождаются сигналом

В2, во время присутствия которого по сигналу логического "0" с выхода элемента 21, инвертированного инвертором, происходит включение мультиплексора 10 сигналом "Выбор микросхемы" для ввода данных с шины данных в ЗУ 7. Во вре" мя присутствия сигнала В2 на шестом выходе блока 9 управления присутствует логический "0" — сигнал "Разреше-. ние.записи". Через некоторое время, определяемое параметрами RC-цепи, на

ЭВМ 3 передается сигнал синхронизации 5 приема А2, а на пятый выход блока 9 управления — сигнал "Выбор микросхемы", поступающий на ЗУ 7, по переходу которого с уровня логической "1" на уровень логического "0" происходит запись данных в ЗУ. По заднему фронту сигнала В2 происходит инкрементирова ние адреса в счетчике 8 адреса. Таким образом, для осуществления записи в

ЗУ 7 всего массива данных необходимо последовательно передавать по шине данных от ЭВМ 16-разрядные слова по одному адресу, который после дешифри" рования дешчфратором 12 устанавливает на его выходе уровень логической 1

После передачи всего массыва данных ЭВМ передает сигнал "Сброс" на счетчик 8 адреса описанным способом.

При проведении цикла контроля, который инициируется передачей ЭВМ по шине управления ча ГС 1 сигнала запуска, ГС 1 в каждый такт работы устройства передает на ОД 2 тестовые воздействия, а на блок 4 свертки и делитель 6 частоты — синхронизирующие импульсы. Реакции ОД 2 на тестовые воздействия в виде кодового сообщения поступают на входы блока 4 свертки ° Последний осуществляет сворачивание информации путем суммирования поступающих с ОД кодовых сообще" ний по некоторому модулю q sa n тактов, где и — коэффиицент деления делителя частоты. Значение модуля q- определяется необходимым значением вероятности прогуска ошибки определенной кратности в одном такте и разрядностью свернутсч информации m а значение и определяе-.ся необходимой достоверностью контроля и глубиной диагностирования дефекта. Синхронизирующие импульсы, поступающие от ГС 1 иа блок

4 свертки, осуществляют запись в регистры значения суммы за и тактов.

С выхода делителя 6 частоты импуль1 сы поступают на вход синхронизации блока 5 сравнения и на первый вход блока 9 управления. В блоке 9 управления эти импульсы проходят uepes элЕмент 18, на втором входе которого присутствует логическая "1", через элемент 20, на другчх входах которого в этот момент присутствует логический !! t1

О, и поступают на счетный вход счетчика 8 адреса. Поскольку во время цикла контроля на инверсных выходах триггеров 13 и 14 присутствует логическая ")", то прохождение сигналов

В! и В2 через элементы 16 и 17 соответственно будет запрещено. Логичес. кий "0" на выходе элемента 17 устанавливает логическую "1" на шестом.

14152 выходе блока 9 уттравления, переводя тем самым ЗУ 7 в режим считывания информации. По переднему фронту импульсов, поступающих на первый вход блока

9 управления с делителя 6 частоты, на выходе элемента 19 формируется переход с уровня логической "1" на уровень логического "0", обеспечивая тем самым считывание информации из ЗУ 7, Ið а по заднему фронту происходит инкрементирование адреса в счетчике адреса.

Импульсы, поступающие с делителя 6 частоты на вход синхронизации блока 5 15 сравнения, разрешают сравнение один раз за и тактов информации, поступающей на первую группу информационных входов с блока 4 свертки, с информацией, поступающей на вторую группу 2р входов с выходов ЗУ 7. В случае неравенства информации на обеих группах информационных входов блок 5 сравнения выдает сигнал запроса на вход прерывания ЭВМ 3 и сигнал останова на 25 второй вход блока 9 управления. По этому сигналу на,выходе триггера 15 устанавливается логическая "1", что запрещает прохождение импульсов с делителя 6 частоты через элемент 20 на Зр первый выход блока 9.управления, а также переключает мультиплексор 10 на передачу адреса, зафиксированного счетчиком 8 адреса, при котором произошло несовпадение, на шину данных

ЭВМ. Считывание этого адреса с выходов счетчика 8 адреса производится по сигналу Bl, во время действия которого на четвертом выходе блока 9 управления присутствует сигнал Вы- 4р бор микросхемы", поступающий на соответствующий вход мультиплексора 10.

Если за весь цикл контроля блоком

5 сравнения не выявлено неравенство 45 информации, поступающей на обе группы его информационных входов, то ГС 1 автоматически останавливается по окончании цикла контроля.

Затем с помощью ЭВМ 3, в которой 5р хранится модель ОД, осуществляется диагностика дефекта па адресу, считанному со счетчика адреса в случае несовпадения.

II 6

Формула изобретения

Устройство для контроля и диагностирования электронных узлов, содержащее генератор слов, элеткронно-вычислительный блок, запоминающий блок, причем первый и второй входы генератора слов соединены с шинами данных и управления электронно-вычислительного блока, соответственно, а выходы соединены с клеммами для подключения входов объекта диагностирования, о тл и ч а ю щ е е с я тем, что, с целью повышения достоверности за счет увеличения количества контролируемых точек объекта диагностирования, введены блок свертки, блок сравнения, делитель частоты, счетчик адреса, блок управления, мультиплексор, причем выход синхронизации генератора слов подключен к входу синхронизации блока свертки и входу делителя частоты, выход которого соединен с первым входом блока управления и входом сИнхронизации блока сравнения, первая группа информационных входов которого соединена с выходами блока свертки, вторая группа — с выходами запоминающего блока, а выход — соединен с входом прерывания электронно-вычислительного блока и вторым входом блока управления, первый и второй выходы которого соответственно соединены со счетным Уходом и входом сброса счетчика адреса, выходы которого соединены с адресными входами запоминающего блока и с информацирнными входами мультиплексора, входы "Направление передачи" и "Выбор микросхемы" которого соединенът соответственно с третьим и четвертым выходами блока управления, а выход — с входом данных запоминающего блока, входы "Выбор микросхемы" и "Разрешение записи" которого соответственно соединены с пятым и шестым выходами блока управления, третий и четвертый входы которого соответственно соединены с шинами уп"> равления и адреса, а входы реверсивной передачи мультиплексора — с шиной данных электронно-вычислительного блока, информационные входы блока свертки соединены с клеммами для подключения выходов объекта диагностирования.

1415211

ВхЗ

Составитель В. Савинов

Техред А.Кравчук

Редактор Л.Гратилло

Корректор,А.Тяско

Заказ 3872/44

Тирах 772

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Уигород, ул. Проектная, 4