Режекторный фильтр

Режекторный фильтр

Иллюстрации

Показать все

Реферат

 

Изобретение откосится к радиотехнике . Цель изобретения - повышение точности фильтрации при одновременном упрощении. Режекторный фильтр содержит вычитающий усилитель 1,ключи 2 и 3, интеграторы 4 и 5, комм:- татор 6, АЦП 7, сумматор 8, блок памяти (БП) 9, регистр 10, ДАЛ И, фильтр 12 нижних частот, блок управления 13, г-р 14 тактовых импульсов и инверторы 15 и 16. Цель достигается путем уменьшения объема памяти БП 9 с помощью введенных инверторов . 15 и 16. 2 ил.

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (Я) 4 Н 03 Н 17/04, 17/06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И.ОТНРЫТИЙ (61) 1187242 (21) 4)04792/24-09 (22) 11.08.86 (46) 15.08.88. Бюл. ))- 30 (72) Ю.А. Коломиец, В.В. Коломийчук, В.Н. Маркин и С.А. Богатчук

:(53) 621.32(088.8) (56) Авторское свидетельство СССР

I) - 1187242, кл. Н 03 Н 17/04, Н 03 Н 17/06, G 06 F 15/353, 1984. (19) (11)

А2 (54) РЕЖЕКТОРНЬЙ ФИЛЬТР (57) Изобретение относится к радиотехнике. Цель изобретения — повышение точности фильтрации при одновременном упрощении. Режекторный фильтр содержит вычитающий усилитель I,ключи 2 и 3, интеграторы 4 и 5, комм-.-татор 6, АЦП 7, сумматор 8, блок памяти (БП) 9, регистр 10, ЦАП 11, фильтр 12 нижних частот, блок управления 13, г — р 14 тактовых импульсов и инверторы 15 и 16. Цель достигается путем уменьшения. объема памяти

БП 9 с помощью введенных инверторов

15 и 16. 2 ил.

1417180

N и = р

Изобретение относится к радиотехнике и может быть использовано для подавления узкополосной гармонической помехи в информационном сигнале и является дополнительным к авт. св. 1187242.

Цель изобретения — повышение точности фильтрации при одновременном упрощении путем уменьшения объема памяти блока памяти.

На фиг. 1 изображена электрическая структурная схема режекторного фильтра, на фиг. 2 — схема блока управления.

Режекторный фильтр (фиг. 1) содержит вычитающий усилитель 1, первый 2 и второй 3 ключи, первый 4 и второй 5 интеграторы, коммутатор 6, аналого-цифровой преобразователь (АЦП) 7, сумматор 8, блок 9 памяти, регистр 10, цифроаналоговый преобразователь (ЦАП) 11, фильтр 12 нижних частот, блок 13 управления, генератор

14 тактовых импульсов, первый 15 и второй 16 инверторы.

Блок 13 управления (фиг. 2) содержит первый формирователь 17 импульсов, счетчик 18, второй формирователь 19 импульсов, RS-триггер 20, D-триггер 21, сумматор 22, элемент

И-НЕ 23, первый 24 и второй 25 элементы И, третий 26, четвертый 27 и пятый 28 формирователи импульсов.

Режекторный фильтр работает. сле— дующим образом, На вход вычитающего усилителя 1 поступает входной сигнал, содержащий аддитивную смесь полезного сигнала и узкополосной помехи с частотой основной гармоники Уп . На другой вход вычитающего усилителя 1 с выхода первого инвертора 15 посту.— пает сигнал компенсации помехи.

Частота тактовых импульсов (Гт „-, ) генератора 14 связана с частотой гармоники помехи У соотношением

= — f по N такт, где Б - количество временных интервалов, на которые разбит период .основной гармоники помехи.

Разностный сигнал в течение i-ro временного интервала через второй инвертор 16 и первый ключ 2 поступает на вход первого интегратора 4. на выходе которого формируется интеграл разностного сигнала. Второй

< ключ 3 при этом находится в разомкнутом состоянии. На выходе второго интегратора 5 хранится результат интегрирования разностного сигнала за предыдущий такт работы режекторного фильтра. Значения этого сигнала через коммутатор 6 поступают на вход аналого-цифрового преобразователя 7 °

В течение (i+1)-го интервала разностный сигнал с выхода блока 1 через второй инвертор 16 и второй ключ 3 поступает во второй интегратор 5. На его выходе формируется интеграл разностного сигнала. Первый ключ 2 при этом разомкнут и первый интегратор 4 хранит значение интеграла разностного сигнала .за i-й такт. Его сигнал поступает через коммутатор 6 в аналого-цифровой преобразователь 7.

Первый 4 и второй 5 интеграторы поочередно через такт подключаются к выходу второго инвертора 16. При этом на каждом временном интервале один из интеграторов находится в режиме интегрирования, а второй — в режиме хранения результата интегрирования за предыдущий интервал. управление первым 2 и вторым 3 ключами, первым

4 и вторым 5 интеграторами, коммутатором 6, аналого-цифровым преобразователем 7 осуществляется блоком 13 управления, который синхройизируется тактовыми импульсами генератора 14.

Цифровой код в i-м временном интервале с выхода аналого-цифрового преобразователя 7 поступает на вход сумматора 8. На другой его вход поступает содержимое регистра 10, которое представляет собой цифровой эквивалент компенсирующего сигнала в (i-1)-м временном интервале, усредненном за предыдущие периоды, Значение этого содержимого перезаписано из блока 9 памяти в .регистр 10 в (i 1)-м временном интервале. Результате суммирования поступает на вход блока 9

II памяти и записывается в (i-1)-ю ячейку. Объем его памяти составляет где n — количество адресуемых ячеек, памяти.

N — количество временных интервалов, на которые разбит период основной гармоники.помехи.

1417180

Поскольку режекторный фильтр осуществляет режекцию одной частоты из . спектра входного сигнала или узкую полосу вблизи этой частоты, то, используя свойство гармонического сигнала, что он в течение периода дважды принимает одинаковые мгновенные значения, отличающиеся знаком и смещенные на половину периода, для компен"сации входной помехи в блоке 9 памяти необходимо иметь усредненное дискретное значение половины периода основной гармоники помехи.

Для сигналов, период которых.не совпадает с периодом основной гармоники помехи, .каждый i-й интервал приходится на случайные неповторяющиеся значения входного сигнала. При суммирования эти сигналы складываются с разными знаками. Следовательно, их суммарное значение стремится к нулю. !

Если во входном сигнале режекторного фильтра имеются помехи, частоты которых f„= f /0 то В ячейках блока 9 памяти накопятся усредненные дискретные значения помехи. В течение i-ro временного интервала на вход ЦАП ll поступает значение содержимого i-й ячейки блока 9 памяти, представляющее собой цифровой эквивалент компенсирующего сигнала в i-м временном интервале. Сигнал с выхода ЦАП 11 через фильтр 12 нижних частот, ослабляющих коммута,ционную помеху ЦАП, через первый инвертор 15 поступает на вход вычитающего усилителя 1. При этом в i-й ячейке блока 9 памяти хранится цифровой эквивалент модуля компенсирующего напряжения в i-м временном интервале. При этом в течение времени, равного половине периода сигнала помехи T /2, компенсирующее напряжение, поступающее на второй вход вычитающего усилителя 1 из блока 9 памяти, имеет один знак (например, положительный), а в течение другой половины периода сигнала помехи компенсирующее напряжение, поступающее из этих же ячеек блока 9 памяти, меняет знак на противоположный. Изменение знака компенсирующего напряжения осуществляется первым инвертором 15, Второй инвертор 16 работает синхронно с первым и осуществляет каждые полпериода TI!y /2 инверсию разностного сигнала, поступающего с выхода

16

55 блока 1. Таким образом, в i-й ячейке блока 9 памяти происходит изменение сигнала помехи каждую половину периода — Т„, /2. Управление первым 15 и вторым, !6 инверторами производится из блока 13 управления.

Блок 13 управления работает csieдующим образом.

Импульсы генератора 14 поступают на вход первого формирователя 17, Входной импульс первого формирователя

17 устанавливает BS-триггер 20 в единичное состоние, изменяет состояние счетчика 18 на единицу младшего разряда, а также подается на вход второго формирователя 19. Вь;ходной им" пульс второго формирователя 19 поступает на выход блока 13 управления и запускает АЦП 7, Этот же импульс поступает на вход считывания блока 9 памяти. При этом считывается содержимое i-й ячейки блока 9 памяти и поступает на ЦАП 11. Адрес ячейки памяти формируется на выходе сумматора

22. На входы А сумматора 22 поступает п-1 разрядов кода счетчика 18 на входы В, разряды которых объединены, поступает информация с прямого выхода

D-триггера 21. Так. как в исходный момент i-го временного интервала D-триггер 21 находится в нулевом состоянии, то операнд, поступающий на входы В сумматора 22, равен нулю, т.е. выходной код сумматора 22 равен операнду, поступающему на входы А, т.е. выходному коду счетчика 18. Уровень логического нуля на инверсном выходе В$триггера 20 закрывает первый 24 и второй 25 элементы И. Сигналы с их выходов поступают на выход блока 13 управления и осуществляют сброс первого 4 и второго 5 интеграторов, Сигнал с выхода младшего разряда счетчика 18 поступает на выход блока 13 управления непосредственно и через элемент ИЛИ-НЕ 22. Эти сигналы управляют соответственно первым 2 и вторым 3 ключами. Следовательно, один из ключей замкнут, а другой разомкнут, причем через такт состояние ключей изменяется, Сигнал младшего разряда счетчика 18 блока 13 уг.равления управляет так же коммутатором 6 и соответствии с описанным алгоритмом работы.

После окончания процесса аналогоцифрового преобразования на вход бло14! 71 ка 13 управления поступает сигнал окончания преобразования. Этот сигнал устанавливает RS-триггер 20 в нулевое состояние, а D-триггер 21 в единичное. Уровень единицы на инверсном выходе RS-триггера 20 разрешает работу первого 24 и второго 25. элементов И. Если, например, на i-x такте младший разряд счетчика 18 ра- !ð вен единице, то на вьгходе первого элемента И 24 формируется сигнал сброса второго интегратора 5. Первый интегратор 4 при этом находится в режиме интегрирования, поскольку на вход 15 управления первого ключа 2 с выхода блока 13 управления поступает разрешающий сигнал.

Уровень логической единицы с пря1 мого выхода D-триггера 21 поступает 2р на входы В сумматора 22 и на вход третьего формирователя 26 ° Наличие на всех разрядах входов В уровня логической единицы соответствует значению В, равному минус единице, 25 представленному в дополнительном коде. Таким образом, на выходах блока 13 управления формируется .адрес предыдущей (i-l)-й ячейки блока

9 памяти. Положительный фронт им- Зр пульса на прямом вьгходе D-триггера

21 запускает последовательно вклю-. ченные.третий 26, четвертый 27 и пятый 28 формирователи. Выходной сигнал четвертого формирователя 27 с выхода блока 13 управления поступает на вход записи блока 9 памяти.

При этом в (i-1)-ю ячейку блока 9 памяти записывается выходной результат сумматора 22. Выходной сигнал пятого формирователя 28 поступает на управляющий вход регистра 10. B результате этого в регистр 10 переписывается содержимое блока 9 памяти.

Одновременно выходной сигнал пятого 45 формирователя 28 сбрасывает D-триггер 21 в нулевое состояние, Старший разряд счетчика 18 с выхода блока 13 управления поступает на управляющие входы первого 15 и второго 16 инверторов. Половину периода сигнала помехи Т„ /2 первый 15 и второй 16 инверторы передают поступающие на их входы сигналы без изменений, а половину периода осуществляют инверсию

;поступающих на их входы сигналов.

При поступлении на вход блока 13 уп80 6 равления следующего тактового импульса описанные процессы повторяются„

Для обеспечения нормального функционирования режекторного фильтра необходимо, чтобы сигнал запрета на первый -24 и второй 25 элементы И поступил до того, как младший разряд счетчика 18 изменит свое состояние. Для этого на выходе первого формироватетеля 17 формируется отрицательный импульс. По переднему фронту этого импульса RS-триггер 20 устанавливается в единичное состояние, а счетчик 18 изменяет свое состояние по его заднему фронту, Длительность импульса выбирается исходя из максимального времени распространения сигнала от выхода первого формирователя 17 до выхода первого 24 и второго 25 элементов

И. Длительность импульса на выходе второго формирователя 19 должна обеспечить необходимую задержку сигнала считывания по отношению к выбору адреса блока 9 памяти.

Длительность импульса на выходе третьего формирователя 26 должна обеспечить задержку сигнала записи по отношению к сигналу выбора адреса записи блока 9 памяти; Дпительность импульса четвертого формирователя

27 определяетсй исходя из необходимой длительности импульса записи бло-. ка 9 памяти. Длительность импульса третьего формирователя 26 определяется временем задержки изменения ад" реса записи после окончания сигнала записи.

Формула изобретения

Режекторный фильтр по авт. св

1! 187242,отличающийся тем, что, с целью повышения точности фильтрации при одновременном упроще" нии путем уменьшения объема памяти блока памяти, дополнительно введены первый инвертор, включенный между выходом фильтра нижних частот и первым входом вычитающего усилителя, и второй инвертор, включенный между выходом вычитающего усилителя и объединенными информационными входами первого и второго ключей, при этом управляющие входы первого и второго инверторов объединены и соединены с дополнительным; выходом блока управления, 1417180

Составитель Э. Борисов

Техред N.Ходанич Корректор М. Демчик

Редактор Е. Копча

Заказ 4077/56 Тираж 928 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4