Накапливающий сумматор

Накапливающий сумматор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной технике и может быть использовано в процессорах ЭВМ. Цель изобретения - повышение быстродействия . Накапливающий сумматор содержит в каждом разряде девять элементов И 1-9, три элемента ИЛИ 10-12, три триггера 13-15, элемент НЕ 16, выходы переноса 17, 18, 19, вход 20 управления пересылкой кода сумматора, вход 21 управления .сложением, вход 22 разрешения приема кода сумматора, информационный вход, 23. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (И) (1! 4 С 06 F 7/50

OflHCAHHE ИЗОБРЕТЕНИЯ

К АВТОРСКОму СВиДЕтеЛьСтвМ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4174737/24-24 (22) 04.01.87 (46) 23.08.88. Бюл. ¹ 31 (72) Б.М. Власов (53) 681. 325. 5(088. 8) (56) Карцев M.À. Арифметика цифровых машин. — М.: Наука, 1969, с. 248, рис. 2-45.

Авторское свидетельство СССР № 1264165, кл. G 06 F 7/50, !985. (54) НАКАПЛИВйОЩИЙ СУММАТОР (57) Изобретение относится к цифровой вычислительной технике и может быть использовано в процессорах ЭВМ. Цель изобретения — повышение быстродействия. Накапливающий сумматор содержит .в каждом разряде девять элементов

И 1-9, три элемента ИЛИ 10-12, три триггера 13-15, элемент HE 16, выходы переноса 17, !8, 19, вход 20 управления пересылкой кода сумматора, вход

21 управления сложением, вход 22 разрешения приема кода сумматора, информационный вход,23. 1 ил.

1418701

Изобретение относится к цифровой вычислительной технике и может быть ( использовано в процессорах ЭВМ и цифровых устройствах автоматики.

Цель изобретения — повышение быстродействия.

На чертеже представлена функциональная схема двух разрядов накапливающего сумматора. 10

Накапливающий сумматор содержит в каждом разряде девять элементов И 1-9, т 1 элемента ИЛИ 10-12, три триггера

13-15, элемент НЕ 16, выходы 17-19 переноса в старший разряд, вход 20 15 управления пересылкой кода сумматора, вход 21 управления сложением, вход

22 разрешения приема кода сумматора и информационные входы 23.(Входы установки триггеров 13-15 в нулевое 20 с стояние не показаны).

Работа сумматора при выполнении операции сложения двух положительных чИсел. Считают, что код первого слагаемого хранится в триггерах 13, а 25 код второго слагаемого поступает в сумматор с входов 23. Триггеры 15 приемного регистра предварительно установлены в нулевое состояние или прием информации в этот регистр осу- 30 ществляется парафазным кодом.

В йервом такте работы сумматора выполняются элементарные операции приема кода второго слагаемого в триггеры 15 и пересылки кода первого слагаемого, хранящегося в триггерах

13, в триггеры 14. Для выполнения этих двух операций на входы 20 и 22 одновременно подаются исполнительные импульсы. Если в триггере 13 хранится 40 код единицы, то исполнительный импульс, поступив на вход 20, через элемент И 6 поступает на S-вход триггера 14 и устанавливает .его в единичное состояние. Если в триггере 13 хранится код нуля, то исполнительный

45 импульс через элемент И 5 поступает на R-вход триггера 14 и устанавливает его в нулевое состояние. Если на входе 23 отсутствует потенциал, соответствующий коду единицы, то триггер 15 устанавливается в нулевое состояние.

После переключения триггеров 14 и

15 создаются условия для начала формирования и распространения в сторону старших разрядов потенциала сквозного 55 переноса.

В четных разрядах сумматора, в которых триггеры 13-15 хранят коды единицы, на выходах 17-19 формируются потенциалы переноса в старший разряд сумматора. Эти потенциалы формируются с помощью элементов И 2 и 1 и ИЛИ

11. В нечетных разрядах сумматора при наличии кодов единицы в триггерах 1315 потенциалы переноса в старший раз" ряд вырабатываются с помощью элементов И 1, ИЛИ 10 и И 2. Если в следующем старшем разряде в триггере 14 или

15 хранится код единицы, то сигнал переноса, поступивший с выходов 17 и

19 предыдущего разряда, через элемент

ИЛИ 10 поступает в следующий старший разряд сумматора. Таким образом, сквозной перенос проходит в каждом разряде сумматора только через один логический элемент И или ИЛИ и имеет временную задержку, равную ., т,е. задержку на одном логическом элементе.

После завершения формирования максимального сквозного переноса, равного времени n, где и — число двоичных разрядов сумматора, в третьем такте работы сумматора выполняется формирование результата сложения двух чисел за счет подачи на вход 21 исполнительного импульса. Если в рассматриваемом разряде сумматора код, хранящийся в триггере 15, и сигнал переноса, поступивший из младшего разряда с выхода 18, равны единице или нулю, т.е. одинаковы, то исполнительный импульс, поступивший на вход 21, не проходит на счетный вход триггера 13 и не меняет его состояние. Если же код триггера 15 и значение потенциала переноса, поступившего из младшего разряда, не совпадают, то исполнительный импульс по цепи элементов И 7 и 8 и ИЛИ 12 поступает на входы элементов И 3 и 4 и инвертирует состояние триггера 13.

Формула изобретения

Накапливающий сумматор, содержащий в каждом разряде три RS-триггера, три элемента ИЛИ, девять элементов И, элемент НЕ, причем первый вход первого элемента И соединен с входом управления приемом кода сумматора, второй вход первого элемента И соединен с информационным входом данного разряда сумматора, выход первого элемента И соединен с S-входом первого триггера, единичный выход которого соединен с первым входом второ1418701

Составитель М. Есенина

Редактор О. Юрковецкая Техред А.Кравчук Корректор М. Демчик

Заказ 4153/45

Подписное

Тирап 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35 ° Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

ro элемента И, выход второго элемента И подключен к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом третьего 5 элемента И, выход первого элемента

ИЛИ соединен с первыми входами четвертого и пятого элементов И, вторые входы которых соединены соответственно с единичньи и нулевым выходами 1р второго триггера, R- u S-входы которого соединены с выходами соответственно шестого и седьмого элементов

И, первые входы которых соединены с входом управления пересылкой кода сумматора, а вторые входы соединены соответственно с нулевьм и единичным выходами третьего триггера, R- u S-входы которого соединены с выходами соответственно четвертого и пятого эле- З1 ментов И, первый вход третьего элемента И соединен с нулевым выходом первого триггера, второй вход третьего элемента И соединен с входом переноса из младшего разряда сумматора, 26 второй вход второго элемента И соединен с выходом элемента НЕ, вход которого соединен с входом переноса из младшего разряда сумматора, третьи входы второго и третьего элементов И соединены с входом управления сложением сумматора, единичный выход первого триггера соединен с первыми входами второго элемента ИЛИ и восьмого элемента И, вторые входы этих элементов соединены с единичньм выходом второго триггера, выход второго элемента ИЛИ соединен с первым входом девятого элемента И, выход восьмого элемента И подключен к первому входу третьего элемента ИЛИ, выход которого соединен с вторым входом девятого элемента И, отличающийся тем,-,что, с целью повышения быстродействия, в каждом нечетном разряде выход восьмого элемента И подключен к первому входу третьего элемента

ИЗИ данного разряда и к первому входу третьего элемента ИЛИ старшего разряда, второй вход третьего элемента

ИЛИ соединен с выходом девятого эле-, мента И и с вторым входом третьего элемента ИЛИ старшего разряда, в каждом четном разряде первый и второй входы девятого элемента И соединены с первым и вторым входами девятого элемента И старшего разряда, а третий вход девятого элемента И соединен с выходом второго элемента ИЛИ.