Устройство для изменения @ -разрядного двоичного числа на единицу

Устройство для изменения @ -разрядного двоичного числа на единицу

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в арифметических блоках быстродействующих вычислительных машин. Цель изобретения - расширение функциональных возможностей за счет изменения двоичного числа на единицу произвольного разряда и выявления переполнения разрядной сетки и отрицательного результата. Ус фойство содержит п элементов ИЛИ-НЕ 1, п элементов ИЛИ 2, две группы по п элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3, 5 и элемент НЕ 6. На первый информационный вход устройства подается п-разрядное двоичное число, на второй - п-разрядный управляющий код, содержащий единственную единицу в том разряде, в котором производится ее подсуммирование или вычитание. На первый одноразрядный управляющий вход поступает сигнал, разрешения изменения исходного кода, а на второй - знак этого изменения. На п-разрядном выходе устройства формируется код выходного числа, измененного на единицу разряда, который определен управляющим кодом, или код исходного числа без изменения. На одноразрядный выход устройства поступает сигнал при наличии переполнения разрядной сетки при подсуммировании или получении отрицательного результата при вычитании. 1 ил. и

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

Al (19) - (11) 51) 4 С 06 Р 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (21) 4175203/24-24 (22) 05.01.87 (46) 23.08.88. Бюл. )1 31 (72) А.Д. Марковский, О.И. Пустовойтов, Г.Г. Меликов, А.Н. Кошарновский и В.Г. Евстигнеев (53) 861.325-5 (088.8) (56) Авторское свидетельство СССР

1) 800991, кл. G 06 F 7/50, 1979.

Авторское свидетельство СССР

1(995089, кп. G 06 F 7/50, 1981. (54) УСТРОЙСТВО ДЛЯ ИЗМЕНЕНИЯ п-РАЗ-, РЯДНОГО ДВОИЧНОГО ЧИСЛА НА ЕДИНИЦУ

{57) Изобретение относится к вычислительной технике и может быть использовано в арифметических блоках быст" родействующих вычислительных машин.

Цель изобретения — расширение функциональных возможностей за счет изменения двоичного числа на единицу произвольного разряда и выявления переполнения разрядной сетки и отрицатель.ного результата. Устройство содержит и элементов ИЛИ-НЕ 1, п элементов

ИЛИ 2, две группы по п элементов ИСКЛ)ОЧАЮЩЕЕ ИЛИ 3, 5 и элемент НЕ 6.

На первый информационный вход устройства подается п-разрядное двоичное число, на второй - n-разрядный управляющий код, содержащий единственную единицу в том разряде, в котором производится ее подсуммирование или вычитание. На первый одноразрядный, управляющий вход поступает сигнал. разрешения изменения исходного кода, а на второй — знак этого изменения. На и-разрядном выходе устройства формируется код выходного числа, измененного на единицу разряда, который опре-I делен управляющим кодом, или код исходного числа без изменения. На одноразрядный выход устройства поступает сигнал при наличии переполнения разрядной сетки при подсуммировании или получении отрицательного результата при вычитании. 1 кп.

1418702

Изобретение относится к вычислительной технике и может быть использовано в арифметических блоках быстро-! действующих вычислительных машин.

Цель изобретения — расширение. функциональных возможностей за счет изменения двоичного числа на единицу произвольного разряда и выявления переполнения разрядной сетки и отрицательного результата.

На чертеже показана схема предлагаемого устройства.

Устройство для изменения и-разрядного двоичного числа на единицу содержит п элементов ИЛИ-HE 1, п элементов ИЛИ 2, первую группу из и элементов. ИСКЛЮЧАЮЩЕЕ ИЛИ 3, п элементов И 4, вторую группу из и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5, элемент НЕ 6, 20 первый 7 и второй 8 и-разрядные ин( формационные входы, первый 9 и второй

10 одноразрядные управляющие входы, первый и-разрядный выход 11 и второй

«)дноразрядный выход 12. 25

Устройство работает следующим образом.

В исходном состоянии при потенциале логического нуля на входах 7-10 устройства на его первом выходе 11 30 также устанавливается потенциал логического нуля, а на втором выходе 12 потенциал логической единицы (W = 1), свидетельствующий об отсутствии результата на первом выходе 11.

При поступлении на первый информационный вход 7 п-разрядного двоичного кода А = (a(n), а(n-1),...,à(1))

n p+; положительного числа а = 2уа(1) 2 — 40 где n E I 1, 2,..., р Е Е = ..., -1, О, +1,..., в частности при р = -1 а— натуральное число, при р = -(n+1) а Е, (2,, 1 (— число, представленное в форме с фиксированной запятой, и на второй информационный вход 8 праэрядного двоичного ненулевого кода

В (b(n), Ь(п-l),...,Ъ(1)1 в еависимости от значений потенциалов S u V на первом 9 и втором 1, управляющих входах и на первом выходе 11 устройства формируется следующий результат

С: =апри$=1, VE,IO, 1); (1)

Р+ 211

С: = a+h(m) ° 2 при $=0, V=О; (2) 55

Р+"

C! = àb(m) 2 при S=O,V=1; (3) где

m: = minIi6I1,2,...,n)/Ü(i) = 1} (4) представляет собой номер разряда кода

В, содержащего крайнюю (справа) младшую единицу. В частности, для прибавления или вычитания иэ произвольного ш-го разряда числа а в качестве кода

В удобно выбрать код с компонентами .

b(m) = 1, b(i) = О, Ч; ф ш, т.е. код, содержащий единственную единицу в

m-разряде.

PV)l41 Г

Если результат С (О, 2, т.е. в случае переполнения разрядной сетки или получения отрицательного результата, на выходе 12 устройства сохраняется потенциал логической единицы (W=1) свидетельствующий о некорректности результата.

Если результат С б (О, 2 (, то на втором выходе 12 устанавливается потенциал логического нуля (W--O), указывающий на получение корректного результата.

В случае (1), когда на первый управляющий вход 9 устройства поступает сигнал $ = 1, независимо от сигнала VE, 1(0, 1)) .на втором управляющем входе 10 на выходе группы элементов

ИЛИ-HE 1 формируется нулевой код

Z = (Е(п), Z(n-1),...,Z(1)f где

2(i) = 0 М1Е (1, 2,...,n), поступающий на третьи входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3, а на выходе элементов

НЕ 6 устанавливается нулевой потенциал $ = О, который, блокируя элементы И 4, формирует нулевой код V =

= (V(n), V(n-1),...,V(l)1 «а вторых входах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3.

Поэтому код А, поступающий с первого информационного входа 7 устройства на первые входы элементов ИСКЛЮЧАЮЩЕЕ .

ИЛИ 3 без изменения проходит на выход

11 устройства. При этом на выходе 12 устройства вследствие блокировки и-го элемента И 4 устанавливается нулевой потенциал (W=O), соответствующий корректному результату.

В случае (2) на первый управляющий вход 9 устройства поступает сигнал

S = О. Код В, поданный на второй информационный вход 8 устройства, преобразуется группой элементов ИЛИ-НЕ в код Z = I Z (n), Z (n-1),..., Z (1)$, где

Z(i) = Ч b(j)VS%i< j1,2,...,п), отку)в) да следует, что Z(i) = 1У1б f1,2,..., m-l}, 2(i) = Отха(т, m+),...,n1, где число ш, определенное соотношением (4), является номером разряда кода

В, содержащего младшую единицу.

02

Ч(1) = S = 1, V(i) = ((U(j)g БЧ1 2, 3,...,n), поступающий на вторые входы; элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3, содержит единицы в К младших разрядах и нули в (и-K) старших разрядах, где

14187

a(i)V iE(1, 2,..., т-1};

a(i) ((ie fm, ш+1,...,K); (7)

a(i)((iEfk+1, k+2...,,n ;

С другой стороны, в силу правила переноса при сум(п ровании двоичных . 30 чисел, точно такие же выражения характеризуют разряды C(i) двоичного числа С, определенного соотношением (2), т.е. код С является искомым.

Одновременно с формированием кода

V n-й элемент И 4 вырабатывает на выходе 12 устройства сигнал

W = (t, U(i))g S, (8) 40 соответствующий логическому нулю, если указанное число К существует, и ло. логической единице, если такого числа не существует, т.е. имеет место переполнение разрядной сетки результата 45

В случае (3), когда на первый управляющий вход 9 устройства поступает сигнал $ = О, а на второй управляющий вход 10 сигнал V = 1, код А инверти« руется второй группой элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5, в результате чего на выходах элементов ИЛИ 2 формируется код

При наличии на втором управляющем входе 10 сигнала 1/ = 0 код А пер вого информационного входа 7 пропускается без изменения второй груп.5 пой элементов ИСКЛЮЧАЮ(цЕЕ ИЛИ 5 на вторые входы элементов ИЛИ 2. Вследствие поступления на первые входы элементов ИЛИ 2 кода Z на их выходах формируется код 10

U = (U(i) /U(i) = Z(i)Va(i)2 iE (1,2, и}}, (5) где U(i) = 1 ((б (1,2,...,т-.(3, 0(з.) . a(i) М iE(m, ш+1,...,nj.

Проходя через элементы И 4, и-1 младших разрядов кода U преобразуются в и-1 старших разрядов кода V младший разряд которого определяется сиг" 20 налом S = 1 с выхода элемента НЕ 6.

Код V = (Ч(п), V(n-1),..., Ч(1)), где

c(i) = а(1)ОO(- v(i)® z(i) U= (U(i)/U(i) — — Z(i)Va(i)YiE(1,2, ..., п}3, (9) где 0(з.) = 1 }} Ы(1,2,...,ш-1, 0(з.) = a(i)Y i-6 (m,п+1,...,п .

Г: = т(п ((б(т,mt(,...,n3/U(i) - a(i)

= 01Ъш (6) представляет собой номер разряда младшего нуля кода U. Код Z, поступа- ющий на третьи входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3, содержит единицы в m-1 младших разрядах и нули в и-ш+1 старших разрядах. Следовательно, код А, поступающий с первого информационного входа 7 устройства на первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3 преобразуется ими в код С = (С(п), C(n-1), С(1) и выдается на первый выход

11 устройства, причем для этого кода

Код Ч, постуйающий на вторые входы элементов ИСКЛЮЧА(ИЦЕЕ ИЛИ 3, так же как и в случае (2), содержит единицы в К младших разрядах и нули (и-K) старших разрядах, где : = min(ie(m .",U3/ () = е() = U}m (10)

1 является номером разряда младшего нуля кода U, определенного выражением (9). Различие между соотношениями (10) и (6) заключается в замене значений a(i) на инвертированные

a(i): = 1-a(i). На выходе 11 устройства формируется код С, характеризуемый соотношениями (7) и отличающийся от аналогичного кода в случае (2) только тем, что- число К задано соотг( ношением (10),. а не (7). В соответствии с правилами переноса при вычитании двоичных чисел соотношение (7) при условии (10) определяет разряды

C(i) двоичного. числа С, вычисляемого по формуле (3). Сигнал W в соответствии с (8) на выходе 12 устройства в данном случае принимает нулевое значение при аъ О и единичное при а с-О.

Для повышения регулярности и однородности структуры устройства при

его реализации в виде интегральной

Составитель М. Есенина

Техред А.Кравчук

Корректор А. Тяско

Редактор Ое Юрковецкая

Тираж 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4153/45

Подписное

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

5 14 схемы целесообразно (на основании закона де Моргана) заменить каждый элемент И 4 и каждый элемент ИЛИ 2 на элемент ИЛИ-НЕ с тем же числом входов

Формула изобретения

Устройство для изменения и-разрядного двоичного числа на единицу, .содержащее первую группу из и эле,ментов ИСКЛЮЧАЮЩЕЕ ИЛИ, и-1 элементов И, вторую группу из п"1 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы (I(i 2{1, 2,...,п-13) соединен с i-м разрядом первого информационного входа устройства, второй вход каждого элемента ИСКЛЮЧАЮ,ЩЕЕ ИЛИ второй группы подключен к второму управляющему входу устройства, выход i-го элемента И подключен

;к второму входу (i+1)-ro элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, первый вход j-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы (Ч1Е{1, 2,...,п3) соединен с j-м разрядом первого информационного входа устройства, а его выход — с j-м разрядом выхода результата устройства, о т л и ч а ю щ е ес я тем, что, с целью расширения функциональных возможностей за счет изменения двоичного числа на единицу

18702 6 произвольного разряда и выявления переполнения разрядной сетки и отрицательного результата, введены и элементов ИЛИ-НЕ, и элементов ИЛИ, элемент НЕ, и-й элемент И и и-й элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, причем вход элемента НЕ соединен с первым управляющиМ входом устройства и пер10 вым входом каждого элемента ИЛИ-НЕ, выход элемента НЕ соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ первой группы и первым входом. каждого элемента И, k+1)-й вход j-ro элемента ИИИ-ИЕ (Vke(1,2,...,j3) соединен с k-м разрядом второго информационного входа устройства, выход

j-го элемента HJIH-HE соединен с третьим входом j-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы и вторым входом

j-ro элемента ИЛИ, первый вход которого соединен с выходом j-ro элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, а выход - с (j+1)-м входом m-го элемента

26 И ()(mE{j, j+1;..., n3), выход и-го элемента И является выходом индикации устройства, а первый и второй входы n-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы подключены соответстЗ0 венно к и-му разряду первого информационного входа устройства и второму . управляющему входу устройства.