Устройство для контроля программ

Устройство для контроля программ

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычис лительной технике и может быть использовано для построения устройств контроля программ микропроцессорных средств. Целью изобретения является повьадение полноты контроля и сокращение временных затрат при контроле. Поставленная цель достигается твн, что устройство содержит регистр I команд, дешифратор 2 команд,, арифметико-логический блок 3, блок 4 десятичной коррекции, распределитель 5 управляющих сигналов, регистр признаков , мультиплексор 7, блок 8 ре

СО(ОЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (511 4 G 06 Г 11/28

Г аа"» ьрЛ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ ч:

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР, ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4257898/24-24 (22) 22.06.87 (46) 23.08,88. Бюл, 1(31 (71) Рижское производственное объединение ВЭФ им. В.И.Ленина .(72) С,lO.Громов, И.В.Ленский, Е.P.Ëèâøèö, В.10.Ñóâîðîâ и М.Ш,Трупик (53) 681.3 (088,8) (56) Бородин С,М. и Новиков И,В,.

Модель логического анализатора для контрольно-измерительных систем на базе микроЭВМ.-Микропроцессорные средства и системы, ВНИИПМ, 1987, 11 1, с. 67-68.

Устройство для сопряжения TEMS

80-ОЗУ02 пер.Лат-НИИТИ Р 319, 1983 ° (54) УСТРОЙСТВО. ДЛЯ КОНТРОЛЯ ПРОГ- РАММ (57) Изобретение относится к вычислительной технике и может быть использовано для построения устройств контроля программ микропроцессорных средств. Целью изобретения является повышение полноты контроля и сокращение временных затрат при контроле.

Поставленная цель достигается тем, что устройство содержит регистр 1 команд, дешифратор 2 команд, арифме" тико-логический блок 3, блок 4 десятичной коррекции, распределитель 5 управляющих сигналов, регистр признаков, мультиплексор 7, блок 8 регистров, узел 9 указателя стека, счетчик 10 команд, управляющий регистр ll, узел 12 выбора регистра, . регистр 13 временного хранения, буферную память 14, регистр l5 буферной памяти, буферный регистр 16, буферный регистр 17 адреса, блок 18 дешифрации, тактовый генератор 19

1418720 оперативную память 20, постоянную память 21, блок 22 индикации, блок

23 ввода информации, триггер 24, счетчик 25, элемент И-НЕ 26, триггер

27, элемент ИЛИ 28, кнопку 29 сброса данных, переключатели 30-32, шину 33 адреса, шину 34 обмена, шину 35 данных. 1 ил.

Устройство работает следующим об- 35 разом.

При включении питания содержимое регистров блок 8.и счетчика. 10 устанавливается произвольным образом.

После подачи на вход сброса СБР фор- 40 мирователя 5 сигнала высокого уровня посредством кнопки 29 в счетчик

Изобретение относится к вычислительной технике, и может быть использовано для построения устройств контроля программ и может найти примене5 ние в качестве учебного микрокомпьютера, Целью изобретения является повышение полноты контроля и сокращение временных затрат при контроле.

На чертеже представлена схема предлагаемого устройства.

Устройство содержит регистр 1 команд, дешифратор 2 команд, арифметико-логический блок 3, блок 4 десятичной коррекции, распределитель 5 управляющих сигналов, регистр

6 признаков, мультиплексор 7, блок 8 регистров, узел 9 указателя стека, счетчик 10 команд, управляющий ре- 20 гистр 11, узел 12 выбора регистра, регистр 13 временного хранения, буферную память 14, регистр 15 буферной памяти, буферный. регистр 16, буферный регистр 17 адреса, блок 18 25 дешифрации, тактовый генератор 19, оперативную память 20, постоянную память 21, блок 22 индикации, блок

23 ввода информации, триггер 24, счетчик 25, элемент И-НЕ 26, триг- 30

rep 27, элемент ИЛИ 28, кнопку 29 сброса данных, переключатели 30-32, шину 33 адресу, шину 34 обмена, шину 35 данных.

10 записывается ноль, Работа синхронизируется генератором 19, Команды выполняются за несколько машинных циклов в зависимости от длины команды и реализуемых операций. В первом цикле выполнения команды содержимое счетчика 10 записывается в регистр ll и затем через регистр 17 выдается на шину 33. Одновременно на шину 35 выдается управляющее слово и формируются сигналы: синхронизация С, ПМ— разрешение приема информации.с шины

I данных, В D — признак выдачи информации на шину данных. Под действием синхросигнала управляющее слово записывается в.блок 18, В управляющем слове отражается текущее состояние устройства, происходит запись или чтение, ввод или вывод, идет операция со стеком или обрабатывается .. прерывание, В соответствии с этим блок 18 состояний может вырабатывать на соответствующих выходах сигналы:

ПЧТ вЂ” чтение памяти, ПЗП вЂ” запись в память, ВВЧТ вЂ” чтение ввода-вывода, ВВЗП вЂ” запись ввода-.вывода, Ml начало первого цикла команды. В данном случае отражено состояние "Чтение из памяти", в соответствии с этим управляющим словом вырабатывается сигнал ПЧТ.

Под воздействием этого слова первый байт команды, являющийся кодом операции, считывается из нулевой ячейки 21 памяти, поступает на шину

35 и через регистр 16 записывается в регистр 1. Далее код операции поступает на дешифратор 2, где происходит его декодирование, и декодированный сигнал воздействует на формирователь 5. Последний вырабатывает

1418720

35

45 либо внешние сигналы для чтения второго и третьего байтов команды и инициализации операций ввода-вывода, либо вырабатывает управляющие сигналы,1 распространяющиеся по внутренней шине управления. Управляющие сигналы вырабатываются защитными в форми рователе 5 микрокомандами. Каждой команде соответствует определенный набор микрокоманд. Арифметические и логические команды выполняются в блоке 3, Данные при этом размещаются в регистре 13 и регистре 15, Результат операции записывается в память 14 или поступает на шину 34. Блок 4 позволяет при необходимости осуществлять перевод содержимого памяти 14 из двоичной в двоично-десятичную форму, Информация о результате выполнения команды заносится в, регистр 6, Разряд "Нуль" регистра 6 устанавливается в 1 при нулевом результате, разряд Перенос при переполнении старшего разряда, разряд. ×åòíoñòü —

npu четном количестве единиц в байте, разряд Знак" — при единичном значении старшего разряда, разряд

"Дополнительный перенос" — при переходе 1 из младших четырех разрядов в старшие.

При выполнении команд пересылок и загрузки регистров формирователь 5 декодирует ту часть команды, в которой определен адрес регистра и передает по внутренней шине управления соответствующие управляющие сигналы: на узел 12 и мультиплексор 7, и требуемый регистр блока 8 подключается к шине 34, через которую осуществляется передача информации. Если регистры используются для адресации памяти, то формирователь 5 вырабатывает сигналы, в соответствии с которыми информация из регистров пересылается в регистр 1! и оттуда через регистр 1 7 на шину 33, при этом в блок 18 записывается управляющее слово, определяющее режим работы с памятью, Аналогично выполняются и команды работы со стеком, В этом случае для адресации используется узел 9, Для обработки программы пользова теля в потактном режиме необходимо посредством блока 23 ввести команду

".Старт программы" с указанием на-; чального адреса программы, переключатель 32 перевести в положение ШГ, при этом на вход данных триггера 2 7 подается "JIor.0 1 для. формирования на выходе триггера 27 сигнала "Не готов", в противном случае "Лог. 1" для формирования сигнала готовности. Выбор величины шага осуществляется переключателем

30. При этом на вход записи триггера 27 коммутируется через элемент И-НЕ 26 либо сигнал М! с блока 18, сигнализирующий о том, что происходит выборка первого байта команды и это соответ,ствует выполнению первого (покомандного) режима работы, либо синхросигнал с формирователя 5 управляющих сигналов, что соответствует поэтапному выполнению грограммы. Перед передачей управления анализируемой программе в триггер 24 по сигналу ВВЗП, поступающему с блока 18 на синхровход триггера 24, записывается "Лог.1" с нулевого разряда 0 шины 35, при этом на вход установки счетчика 25 посту-. пает Лог.0", тем самым выход счетчика 25 (0,1,2) сбрасывается в "0" и "Лог.О" выхода счетчика 25 поступает на элемент ИЛИ 28, разрешая прохождение синхросигналов с формирователя 5. Таким образом, счетчик 25 получает воэможность считать рабочие циклы выполнения команды, которые определяются синхросигналами,: поступающими с формирователя 5, По истечении шести рабочих циклов, а именно столько продолжается выполнение команд, необходимык для перехода на обрабатываемую программу в автоматическом режиме, на выходе счетчика 25 появляется "Лог.!", которая поступает на вход элемента ИЛИ 28, запрещая дальнейший счет, так как на выходе этой схемы будет постоянно присутствовать Лог.1 а не последовательность импульсов. По сигналу ИI в локомандном режиме по синхросигналу в поэтапном режиме выполнения команды, поступающем на вход записи триггера 27, в триггер 27 записывается значение входа данных (в режиме ШГ"Лог.0") триггера 27 и с выхода этого триггера на вход формирователя 5

1Т поступает сигнал "Не готов", который переводит операционное устройство (ОУ) в состояние ожидания. Из этого состояния ОУ выходит по положи тельному фронту короткого сигнала,, поступающего с переключателя 31 на вход установки триггера 27, Тем самым выход триггера устанавливается

1418720 в 1, что соответствует сигналу ГоГ1 И It тов".

Таким образом, обеспечивается потактный режим выполнения команд с индикацией адреса, данных и управляющих сигналов посредством блока 22, Формула изобретения

Устройство для контроля программ, содержащее оперативную память, соединенную двусторонней информационной связью с шиной данных устройства, соединенной с информационным входом 15 блока индикации и информационными выходами постоянной памяти и блока ввода информации, адресные входы оперативной памяти, постоянной памяти, блока индикации и блока ввода 20 информации соединены с шиной адреса устройства, буферный регистр, соединенный двусторонними связями с шиной данных устройства и через шину обме-. йа устройства с информационными входами-выходами буферной памяти, реги

t „ òðà вре ленного хранения и мультиплексора, информационными выходами регистра признаков и арифметико-логического блока и информационным вхо-. дом регистра команд, выход которого через дешифратор команд соединен с информационным входом распределителя управляющих сигналов, первый управляющий выход которого соединен с управляющими входами регистра временного хранения, регистра буферной памяти и буферной памяти, информационный выход которого через регистр буферной памяти соединен с первым ин- 40 формационным входом арифметико-логического блока, второй информационный вход которого соединен с выходом регистра временного хранения, вход и выход признаков арифметико-логичес"

45 кого блока соединен с управляющим соответственно выходом и первым управляющим входом регистра признаков вход и выход коррекции арифметико-логического блока соединены с информационными соответственно выходом и входом блока десятичной коррекции, второй управляющий вход регистра признаков, управляющие нходы арифметико-логического блока и блока десятичной коррекции соединены с вто- 55

Рым управляющим выходом распределителя управляющих сигналов, третий управляющий выход которого соединен с управляющими входами буфеРного. Регистра, регистра команд, дешифратора команд управляющего регистра узла выбора регистра и мультиплексора, соединенного двусторонней информационной связью с блоком регистров, соединенного двусторонней информационной связью с узлом указателя стека, выходы узла выбора регистра соединены с управляющими входами, блока регистра, узла указателя стека и счетчика команд, выход которого через управляющий регистр соединен с входом буферного регистра адреса, выход которого соединен с шиной адреса устройства, тактовый генератор, выходы которого соединены с первым и вторым входами синхронизации распределителя управляющих сигналов, выход признака выдачи информации и выход разрешения приема информации которого соединены соотнетственно с первым и нторым вхо" дами устанонки блока дешифрации, информационный вход которого соединен с шиной данных устройства, выход управления записью в память блока дешифрации соединен с первым управляющим входом оперативной памяти, выход управления чтением из памяти блока дешифрации соединен с вторым управляющим входом оперативной памяти и управляющим входом постоянной памяти, выходы управления записью и чтением ввода-вывода соединены с управляющими входами соответственно блока индикации и блока ввода информации, первый триггер, элемент И-НЕ, о т л и ч а ю щ е е с я тем, что, с целью повышения полноты контроля и сокращения временных. затрат при контроле, в него введены счетчик, второй триггер, три переключателя, элемент ИЛИ, .причем, выход управле-. ния записью ввода-вывода блока дешифрации соединен с синхровходом первого триггера, а выход с установочным входом. счетчика, выход которого соединен с первым входом элемента И-НЕ и элемента ИЛИ, выход синхронизации распределителя управляющих сигналов соединен с первым входом первого переключателя, управляющим входом блока дешифрации и вторым входом элемента ИЛИ, выход которого соединен со счетным входом счетчика, информационный вход первого триггера соединен с шиной данных устройства, ныход. управления началом цикла команl4I8720

Составитель С.Громов

Редактор Г,Волкова Техред И.Верес Корректор Г,Решетняк Заказ 4!54/46 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ды блока дешифрации соединен с вторым входом первого. переключателя, вы. ход которого соединен с вторым входом элемента И-НЕ, выход которого соединен с синхровходом второго триг гера, вход установки которого через второй переключатель соединен с шиной единичного сигнала устройства, вход готовности распределителя управляющих сигналов соединен .с выходом второго триггера, информационный вход которого, соединен с выходом

5 третьего переключателя, первый и второй входы которого соединены с шинами соответственно единичного и нулевого потенциала устройства.