Многоканальное запоминающее устройство

Многоканальное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в двухпроцессорных и двухмашинных вычислительных системах в качестве общей оперативной памяти. Цель изобретения - повышение надежности и эффективной емкости устройства в режиме работы в качестве общей оперативной памяти или устройства согласования k-разрядных и 2k-pa3- рядных процессоров или вычислительных машии. Для этого в устройство введены второй k-разрядный накопитель , элемент И, элемент ИЛИ-НЕ и блоки буферных формирователей сигналов . В зависимости от того, в каком канапе (k-разрядном или 2k-paзpядном)обрабатывается информация, второй накопитель подключается либо последовательно , либо параллельно первому накопителю. 2 ил. (С (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (П) 1 А2 (5))4 11 С 1100

ВС (. ()1 )." Р.- . М

13j г;

) i3

f й11Ы П1 1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCXOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1251176 (21) 3969389/24-24 (22) 29.10.85 (46) 23.08.88. Бюл, У 31 (71) Специальное конструкторско-технологическое бюро "Промавтоматика" (72) А.А.Банников, И.И,Пастух и И.М.Миськов (53) 681.327(088.8) (56) Авторское свидетельство СССР

У 1251176, кл. G 11 С 11/00, 1984. (54) МНОГОКАНАЛЬНОЕ ЗАПОМИНАЮП1ЕЕ

УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в двухпроцессорных и двухмашинных вычислительных системах в качестве общей оперативной памяти.

Цель изобретения — повышение надежности и эффективной емкости устройства в режиме работы в качестве общей оперативной памяти или устройства согласования k-разрядных и 2k-pasрядных процессоров или вычислительных машин. Для этого в устройство введены второй k-разрядный накопитель, элемент И, элемент ИЛИ-НЕ и блоки буферных формирователей сигналов. В зависимости от того, в каком канале (k-разрядном или 2k-разрядном)обрабатывается информация, второй накопитель подключается либо последовательно, либо параллельно первому накопителю. 2 ил.

)4) 88) I

Изобретение относится к вычислительной технике, может быть использовано в двухпроцессорных и двухмашинных вычислительных системах в качест5 ве общей оперативной памяти и является усовершенствованием устройства по авт. св. )1- 1251176.

Цель изобретения — повышение надежности и эффективной емкости уст- 1О ройства.

На фиг.) изображена структурная схема многоканального запоминающего устройства (число каналов равно двум); на фиг.2 — временная диаграм- )5 ма, поясняющая работу генератора импульсов, Устройство содержит (фиг,l) первый накопитель 1, второй накопитель

2, первый регистр 3 числа, первый 20 формирователь 4 раэрядньгх сигналов, первый формирователь 5 адресных сигналов, второй регистр 6 числа, второй формирователь 7 разрядных сигналов, второй формирователь 8 адрес- 25 ных сигналов, группу элементов ИЛИ, состоящую иэ первого элемента ИЛИ 9 и второго элемента ИЛИ 10, элемент

ИПИ ll, генератор 12 импульсов, первый !3 и второй 14 формирователи 30 одиночных импульсов, первый 15 и второй 16 блоки элементов И, элемент И 17, элемент ИЛИ-НЕ 18, первый

19 и второй 20 блоки буферных формирова1елей сигналов повторителей с тремя состояниями.

На фиг.l обозначены k-разрядный канал 21 устройства с информацион ным выходом 22, информационным входом 23, адресным входом 24, входом 40 записи 25 и считывания 26, 2k-разрядный канал 27 устройства с информационным выходом 28, информационным входом 29, адресным входом 30, входами записи 31 и считывания 32 ° 45

Оба накопителя 1 и 2 являются k-раэрядиыми.

Устройство работает следующим образом.

Генератор 12 вырабатывает две серии непересекающихся импульсов Р„ и

F< (фиг.2), длительность KoTopvx одинакова и определяется временем цикла записи считывания накопителей

)и 2.

Рассмотрим работу k-разрядного канала 2).

Код адреса слова поступает на вход 24 формирователя 5 адресных снгпалов ° Одновременно на вход 25 записи или вход ?6 считывания поступает сигнал, который через элемент

ИЛИ 9 поступает на вход формирователя !3 и разрешает формирование одиночного импульса иэ серии Р1, с помощью которого на выходе формирователя 5 адресных сигналов формируется адрес обрабатываемого слова.

Младший разряд адреса через элемент

И 17 или через элемент ИЛИ-НЕ 18 выбирает накопитель I или 2. Одновременно при наличии сигнала Запись|1 на входе 25 блок )5 устанавливает через формирователь 4 разрядных сигналов и через блок 19 (который может быть, например, реализован на микросхемах К 155 ЛП 8) на информационные входы накопителей 1 и 2 обрабатываемое k-разрядное слово, а на управляющие входы накопителей I и 2 через элемент ИЛИ 11 — сигнал "3eпись . В зависимости от значения нулевого разряда адреса слово записывается в первый I или второй 2 накопитель. При наличии сигнала Считывание" на входе 26 на управляющих входах накопителей 1 и 2 сохраняется сигнал Считывание", а сигналом с вьмода блока 15 разрешается запись обрабатываемого слова с информационного выхода накопителя 1, если он выбран, или с информационного выхода накопителя 2 через блок 20((который может быть реализован, например на микросхемах К 155 ЛП 10), если выбран второй накопитель 2, в регистр 3 числа.

Рассмотрим работу 2k-разрядного канала 27.

На адресный вход 30 устройства поступает код адреса обрабатываемого слова. Одновременно »а вход 31 записи или вход 32 считывания поступает сигнал, который через элемент K)H )0 поступает на вход формирователя 14 и раэрешает формирование одиночного импульса из серии Р, с помощью которого через формирователь 8 адресных сигналов устанавливает на адресном входе накопителей 1 и 2 адрес обрабатываемого слова, причем в данной ситуации накопители выбраны.

Одновременно при наличии сигнала

"Запись" на входе .)I блок 16 установит через формирователь адресных сигналов младшие k — раарядов обрабатываемого слова на ц "j оп ионном входе з 141 первого накопителя 1, а старшие kразрядов — на информационном входе второго накопителя 2, при этом выход первого блока 15 находится в третьем состоянии, а на управляющий вход накопителей 1 и 2 через элемент ИЛИ ll поступает сигнал "Запись". При наличии сигнала "Считывание" на входе 32 на управляющих входах накопителей 1 и 2 сохраняется сигнал "Считывание", а сигналом с выхода блока 16 разрещается запись обрабатываемого слова с информационных выходов накопителей и 2 в регистр 6 числа, при . этом выход блока 20 находится в третьем состоянии. Оба канала работают независимо, обеспечивая высокое быстродействие устройства. При этом в зависимости от .того, в каком канале обрабатывается информация, второй накопитель подключается либо последовательно, либо параллельно первому накопителю.

Формула изобретения

Многоканальное запоминакщее устройство по авт. св. У 1251176, о тл и ч а ю щ е е с я тем, что, с целью повышения надежности и эффективной емкости устройства, в него введены второй накопитель, элемент

И, элемент ИЛИ-НЕ, первый и второй блоки буферных формирователей сигналов, причем управлякщий вход второго накопителя соединен с выходом элемента HJIH, первый выход первого формиро88 l 1 вателя адресных сигналов и выход второго формирователя адресных сигналов подключены к адресному входу второго накопителя, второй выход первого формирователя адресных сигналов подключен к первым входам элемента И и элемента ИЛИ-HF., выход первого формирователя разрядных сигналов и первый выход второго формирователя разрядных сигналов подключены к первому входу первого блока буферных формирователей сигналов, второй вход которого и второй вход элемента И подклю1S чены к выходу первого формирователя одиночных импульсов, выход первого блока буферных формирователей сигналов и второй выход второго формирователя разрядных сигналов соединены

2р с информационным входом второго накопителя, выход второго блока буферных формирователей сигналов соединен с первым входом второго регистра числа, первый вход второго блока буфер25 ных формирователей сигналов и третий вход второго регистра числа подключены к информационному выходу второго накопителя, второй вход второго блока буферных формирователей сигна30 лов и второй вход элемента ИЛИ-НЕ подключены к выходу второго формирователя одиночных импульсов, выход элемента И подключен к входу обращения первого накопителя, выход элемента ИЛИ-НЕ соединен с третьим входом второго блока буферных формирователей сигналов и входом обращения второго накопителя.

1ч18811

Составитель В.Рудаков

Техред И.Верес корректор Л.Патай

Редактор Г.Гербер

Заказ 416 2/51 тир 59Р Подпи сиое

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауп!ская наб., д. 4!) Г1р и:: и. лс твенно-полиграфическое предприятие, г. Ужгор;;,,:;. 11роектная, 4