Преобразователь телевизионного стандарта

Преобразователь телевизионного стандарта

Иллюстрации

Показать все

Реферат

 

Изобретение относится к телевидению . Цель изобретения - повышение точности преобразования. Устр-во содержит АЦП 1, регистры 2, 3, 17 и 18, блоки памяти (БП) 4 и 19, коммутаторы 5, 16 и 21, счетчики 6, 7 и 8, D-триггеры 9, 11,14, 15 и 22, эл ты И 10 и 13, блок управления 12 и ЦАП 20, АЦП I преобразует входной аналоговый видеосигнал в 8 Т)й.зряд ный параллельный цифровой код, из которого регистр 2 запоминает 16 эл тов входной развертки, перезаписы- . Бающихся в регистр 3. Т. обр. осуществляется распараллеливание входной информации, поступающей в БП 4 и 19. Подключение цифровых потоков с БП 4 и 19 к ЦАП 20 осуществляется синхронно с кадровой частотой выходной раз . вертки. Это позволяет избежать иска- . жений при преобразовании стандартов движущихся изображений. Устр-вб по п.2 отличается выполнением блока управления 12. 1 з.п. ф-лЬ1, 4 ил. с: Ф СО

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

18927 А1 (19) (Н) ц1) 4 Н 04 N 7/01

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСИОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4228687/24-09 (22) 12.0 1.87 (46) 23.08.88. Бюл. ))- 31 (72) В.Г.Вариади, С.А.Куликов и С.В.Сардыко (53) 621.397.3(088.8) (56) Авторское свидетельство СССР

1) 1016850, кл. Н 04 N 7/Ol, 1981. (54) ПРЕОБРАЗОВАТЕЛЬ ТЕЛЕВИЗИОННОГО

СТАНДАРТА (57) Изобретение относится к телевидению. Цель изобретения - повышение точности преобразования. Устр-во содержит АЦП 1, регистры 2, 3, 17 и 18, блоки памяти (БП) 4 и 19, коммутаторы 5, 16 и 21, счетчики 6, 7 и 8, D-триггеры 9, 11, 14, 15 и 22, элты И 10 и 13, блок управления 12 и

ЦАП 20, АЦП 1 преобразует входной аналоговый видеосигнал в 8-разряд ный параллельный цифровой код, из которого регистр 2 запоминает 16 эл тов входной развертки, перезаписы ваюшихся в регистр 3. Т, обр. осуще ствляется распараллеливание входной информации, поступающей в БП 4 и 19.

Подключение цифровых потоков с БП 4 и 19 к ЦАП 20 осуществляется синхронно с кадровой частотой выходной раз вертки. Это позволяет избежать иска жений при преобразовании стандартов движущихся иэображений. Устр вб IIO п.2 ф-лы отличается выполнением бло» ка управления 12. 1 s.ï. ф лы, 4 ил.

1418927

Изобретение относится к технике телевидения и может быть испольэова но для преобразования телевизионного стандарта.

Цель изобретения -.„ повышение точности преобразования.

На фиг.! предстанлена электрическая структурная схема преобразовате

/ ля,телевизионного стандарта; на фиг.2 — схема блока управления; на фиг.3 и 4 - временные диаграммы, поясняющие их работу.

Преобраэонатель телевизионного стендарта (фиг.l)содержит аналого» цифровой преобразонатель (АЦП) 1, первый регистр 2, второй регистр 3, первый блок 4 памяти, первый коммута тор 5, первый, второй и третий счет чики 6-8, первый D-триггер 9, первый 20 элемент И 10, второй D-триггер ll, блок 12 управления, второй элемент

И 13, третий и четнвртый D-триггеры

14 и !5, второй коммутатор 16, тре» тий и четвертый регистры 17 и 18 25 второй блок 19 памяти, цифроаналого-i вый преобразователь (ЦАП) 20, третий коммутатор 21, пятый D-триггер 22.

Блок !2 управления (фиг.2) содержит дешифратор 23, первый элемент 30

И 24, элемент ИЛИ 25, первый, второй и третий RS-триггеры 26-28, второй элемент И 29.

Преобразователь телевизионного стандарта работает следующим образом. 5

Аналоговый видеосигнал поступает на вход АЦП l, где преобразуется в

8-разрядный параллельный цифровой код. С выхода АЦП 1 цифровой код поступает на вход первого регистра 2, 40 запоминающего 16 элементов входной развертки, Синхроимпульсы строк входной развертки поступают на нход установки 15-разрядного второго счетчика

7, генерирующего адреса записи и на 45 вход сброса третьего счетчика 8. Третий счетчик 8 подсчитывает 16 перио дов тактовой частоты (фиг.3а) вход ной развертки и формирует последовательность импульсов с частотой н 16 раз более низкой, чем частота элементов входной развертки. Положительными фронтами этих импульсов осущест вляется перезапись 16 элементов иэ первого регистра 2 во нторой регистр

3. Таким сб>разом, осуществляется рас55 параллелинание нходной информации, т.е. каждый элемент иэображения входной разве!>тки присутствует на информационном входе блока памяти в течение времени, равного 16 периодам так» товой частоты входной развертки.

Гинхроимпульсы строк, опережающие начало активной части каждой строки на время, равное 16 периодам такто» вой частоты выходной развертки, поступа>т от синхрогенератора выходной развертки на вход установки первого счетчика 6, генерирующего адреса считывания. Синхроимпульсы строк устанавливают первые 10 разрядов пер ного счетчика 6, а синхроимпульсы кадров выходной развертки устананли» вают остальные его 5 разрядов. Первые 4 разряда первого счетчика 6 под ключены к групповому входу блока 12 управления, формирующего сигналы управления работой преобразователя телевизионного стандарта, синхронные с частотой выходной развертки.

По сигналу с распараллелинающего третьего счетчика 8 производится эа пись 16 элементов во. второй регистр

3 и логической единицы в первый Dтриггер 9 (фиг.3 н),,сигнал логической единицы с выхода которого посту» лает на первый вход первого элемента

И 10 и разрешает прохождение на вы ход последовательности импульсов (фиг.3 д), поступающих с второго выхода блока 12 управления и определяю щих начало циклов записи. С выхода первого элемента И 10 эти импульсы поступают на синхровход второго Dтриггера 11 и по фронту первого им пульса производится запись логической единицы. Сигнал логической еди ницы с выхода второго D-триг" åðà ll поступает на вход блока 12 управле ния, где разрешает прохождение на нЫход последовательности импульсов (фиг.3 л), определяющих конец цикла записи. Эти импульсы поступают на входы сброса первого и второго Dтриггеров 9 и 11. Таким образом, на выходе нторого D-триггера 11 форми руется сигнал, разрешающий прохождение импульса записи, формируемого блоком 12 управления, на третий ны ход и далее на вход третьего комму» татора 21, Кроме того, этот же сиг нал поступает на вход первого комму татора 5, обеспечивающего подключе ние к адресным входам первого и вто» рого блоков 4 н .19 памяти адресных кодов записи или считывания и на синхровход нторого счетчика 7, генери»

3 14189 рующего адресные коды записи. Таким образом осуществляется запись информации несинхронного источника в момент времени, определяемый ближайшим циклом записи к моменту поступ5 ления информации на блоки памяти (фиг.3 и). Цля обеспечения адресации в блоке 12 управления формируеч ся сигнал выборки кристалла (фиг.3 б) 10 который поступает на выход блока 12 управления и далее на вход первого и второго блоков 4 и 19 памяти, На вход пятого D-триггера 22, работающего в счетном режиме, поступают кадровые синхроимпульсы входной развертки. Пятьп D-триггер 22 попеременно переключается иэ состояния логического нуля в состояние логическая единица и наоборот, обеспечивая управление третьим коммутатором 21.

Третий коммутатор 21, распределяя импульсы записи, поступающие с блока

12 управления, обеспечивает попеременное переключение первого и второ 25 го блоков 4 и 19 памяти в режим записи.

Считанная из первого и второго блоков 4 и 19 памяти информация поступает на вход последовательно-параллельных третьего и четвертого регистров 17 и 18, сворачивающих парал.лельный.цифровой поток в последовательный, В результате этого частота элементов на выходе этих регистров

35 в 16 раэ выше частоты на входе, Импульсы записи информации, поступающей с выходов первого и второго блоков

4 и 19 памяти в третий и четвертый регистры 17 и 18, формируются блоком 4р

12 управления (фиг.З г) и с его выхода поступают на вход записи третьего и четвертого регистров 17 и 18.

На их синхровходы подается тактовая частота элементов выходной развертки.

С выходов третьего и четвертого регистров 17 и 18 8-разрядные параллельные цифровые потоки поступают на первый и второй групповые входы второго коммутатора 16. Сигнал управления вторым коммутатором 16 формируется устройством асинхронного сопряжения по кадровым частотам, состоящего из третьего и четвертого триггеров 14 и

15 и второго элемента И 13. По перед- 55 нему фронту кадровых синхроимпульсов (фиг.4 а ), поступающих на синхровход четвертого D-триггера 14, осуществляется запись логической единицы, Уро27

4 вень логической единицы с выхода третьего D-триггера 14 подается на первый вход второго элемента И 13, разрешая прохождение кадровых синхро импульсов выходной развертки (фиг.4 б) через другой вход второго элемента

И !3 на вход четвертого D-триггера

l5 и на вход сброса третьего D-триггера 14, снимая тем самым разрешение прохождения кадровых синхроимпульсов выходной развертки на вход четверто го Р-триггера 15. Четвертый D-триггер

15 работает в счетном режиме и попе» ременно переключается из состояния логического нуля в состояние логической единицы и наоборот (фиг.4 r).

Сигнал с выхода четвертого D-тригге ра 15 поступает на вход управления второго коммутатора 16, который по» переменно подключает к ЦАП 20 первый и второй групповые входы. Таким образом, подключение к ЦАП 20 цифровых потоков с первого или второго блоков

4 и 19 памяти осуществляется синхронно с кадровой частотой выходной раэ вертки, Эта реализация позволяет из бежать искажений при преобразовании стандартов движущихся изображений.

Блок 12 управления (фиг.2) рабо тает следующим образом.

На вход блока 12 управления поступает 4-разрядный цифровой код из первого счетчика 6. Этот код пред™ ставляет собой четыре младших двоичных разряда 15-разрядного первого . счетчика 6, десять младших разрядов которого сбрасываются в нулевое сос» тояние строчным синхроимпульсом. Три младших разряда кодовых последователь" ностей поступают на вход дешифратора

23, а четвертый старший разряд (фиг.3 м) поступает на вторые входы первого и второго элементов И 24 и

29. Дешифратор 23 представляет собой устройство, которое формирует на од» ном из шести выходов уровень логичЕс» кого нуля в зависимости от двоичного кода на входе (фиг ° 3 д, е, ж з, и, к). Эти импульсы формируются на выхо» де дешифратора 23 с длительностью в один и с периодом в восемь тактов частоты элементов в выходной равверт» ке. Импульсы с третьего выхода дешиф» ратора 23 периодически обнуляют тре тий HD — триггер 28, а импульсы с пя» того выхода устанавливают его в еди ничиое состояние ° В результате этого, на выходе третьего ВБ-триггера 28

14189

Формул а изобретения

I.Преобразователь телевизионного стандарта, содержащий последовательно соединенные аналого-цифровой пре» формируетпо периодический сигнал (фиг.3 б), который поступает на выход блока 12 управления и представ» ляет собой сигнал выборки кристалла первого и второго блоков 4 и 19 па» мяти. Аналогичным образом на выходе второго RS-триггера 27 формируется периодический сигнал (фиг.З в), поступающий на первый вход второго 1О элемента И 29, Этот сигнал предназначен для включения первого и второ го блоков 4 и 19 памяти преобразователя телевизионного стандарта в режим записи. На второй вход второго эле- 16 мента И 29 поступает четвертый pasряд (фиг.3 м), уровень логического нуля которого соответствует во времени циклу записи, а уровень логической единицы - циклу считывания. На третий вход второго элемента И 29 поступает сигнал с входа блока 12 управления (фиг.3 о), который форми» руется вторым Э-триггером 11, В ре» зультате на выходе второго элемента >5

И 29 формируется импульс записи (фиг.3 п), соответствующий ближайшему циклу записи к моменту поступления информации на вход первого и второго блоков 4 и 19 памяти. По рас- 30 смотренному ранее, принципу на выходе первого RS-триггера 26 формируется последовательность имапульсов (фиг.З r), которая поступает на вход первого элемента И 24. На выходе фор

35 мируется последовательность импульсов (фиг.З р), которая поступает на выход блока 12 управления и обеспечи» вает запись информации из них в пе риод цикла считывания в третий и чет- 40 вертый регистры 17 и 18. На вход эле», мента HJIH 25 поступает последователь ность импульсов (фиг.З к), а на дру гой его вход .- сигнал с второго Dтриггера 11 На выходе элемента 4

ИЛИ 25 формируется послеДовательность импульсов (фиг.З л), которая поступает на выход блока 12 управления и служит для сброса первого и второго

D-триггеров 9 и 11 в нулевое состоя ние, что приводит к формированию на их выходах сигналов (фиг.3 н, о) соответственно.

27 6 образоиатель, сигнальный вход кото рого является сигнальным входом пре образователя телевизионного стандар» та, первый регистр, второй регистр и первый блок памяти, первый коммутатор, первый и второй счетчики, выходы которых соединены соответственно с первым и вторым сигнальными входа ми первого коммутатора, выход которо»

ro соединен с адресным входом первого блока памяти, последовательно сое диненные третий счетчик вход сброса которого объединен с входом сброса второго счетчика и является входом строенных сннхроимпульсов входного стандарта преобразователя телевизион ного стандарта, а сигнальный вход объединен с синхровходами аналогоцифрового преобразователя и первого регистра и является входом тактовых синхроимпульсов входного стандарта преобразователя телевизионного стан» дарта, последовательно соединенные первый D-триггер, к первому входу которого подключен выход третьего счетчика, первый элемент И, второй

D-триггер и блок управления, второй вход которого соединен с другим выходом первого счетчика, а также цифро аналоговый преобразователь, выход которого является выходом преобразо» вателя телевизионного стандарта, при этом выход второго D-триггера соединен с управляющим входом перво»

ro коммутатора и с сигнальным входом второго счетчика, первый выход блока управления соединен с другим входом второго D-триггера, второй выход сое» динен с другим входом первого элемен та И, а третий выход соединен с пер вым управляющим входом первого блока памяти, первый установочный вход пер» вого счетчика соединен с входами строчных и кадровых cHHxpoHMBJJJIbcoB входного стандарта преобразователя телевизионного стандарта, а синхро- . вход второго регистра соединен с вы ходом третьего счетчика, о т л и ч а ю шийся тем, что, с целью повышения точности преобразования, введены последовательно соединенные третий D-триггер, первый вход которо» го объединен с входом сброса второго счетчика, второй элемент И, другой вход которого объединен с первым ус» тановочным входом кадровых синхроим пульсов первого счетчика, и четверI тый D-триггер, последовательно сое 1

14189 ненные третий регистр, сигнальный вход которого соединен с выходом первого блока памяти и второй коммутатор, выход которого соединен с сигнальным входом цифроаналогового пре»

5 образователя, последовательно соединенные пятый D-триггер, вход которо го объединен с первым входом третье

ro D-триггера, и третий коммутатор, управляющий вход которого соединен с четвертым входом блока управления, а первый выход соединен с вторым управляющим входом первого блока па» мяти, последовательно .соединенные вто1 рой блок памяти, первый управляющий вход котороro объединен с первым управляющим входом первого блока па мяти, второй управляющий вход соеди» нен с вторым выходом третьего комму» 2д татора, сигнальный вход соединен с выходом второго регистра, а адресный . вход объединен с адресным входом пер» вого блока памяти я четвертый ре гистр, первый управляющий вход кото» 25 рого объединен с первым управляющим входом третьего регистра, с управляющим входом цифроаналогового преоб разователя и с тактовым входом перво го счетчика и является входом такто» gp вых синхроимпульсов выходного стандарта преобразователя телевизионного стандарта, второй управляющий вход объединен с вторым управляющим вхо» дом третьего регистра и соединен с

35 пятым выходом блока управления, а выход соединен с другим сигнальным входом второго коммутатора, управ ляюп1ий вход которого соединен с выходом четвертого D-триггера, при этом 40 первый выход блока управления соеди»

27 8 нен с другим входом первого D-триг гера, а к второму входу третьего

D-триггера подключен выход второго элемента И.

2.Преобразователь по п.1, о т л и ч а ю шийся тем, что блок управления выполнен в виде дешифра» тора, первого, второго и третьего

RS-триггеров, элемента ИЛИ и первого и второго элементов И, при этом, первые входы элемента ИЛИ и второго элемента И объединены и являются первым входом блока управления, вход дешифратора и первый вход первого элемента И, объединенные с вторым входом второго элемента И, являются вторым входом блока управления, пер вый выход дешифратора является вто рым выходом блока управления, второй выход дешифратора соединен с R-вхо» дом второго RS-триггера, выход кото» рого соединен с третьим входом второч го элемента И, выход которого являет ся четвертым выходом блока управле» ния, третий выход дешифратора соединен с R-входом третьего RS-триггера, выход которого является третьим вы» ходом блока управления, четвертый выход дешифратора соединен с S-вхо» дом первого RS-триггера, выход кото рого соединен с вторым входом перво

ro элемента И, выход которого являет» ся пятым выходом блока управления, пятый выход дешифратора соединен с

S-входами второго и третьего RSтриггеров, а шестой выход соединен с

R-входом первого RS-триггера и с вто» рым входом элемента HJlH выход кото» рого является первым выходом блока управления.

1418927

1418927 фиг,У

Чб

Ч2 ф02

Редактор Л. Гратилло

Заказ 4168/57

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 Н

I/

Составитель Э.Борисов

Техред М. Ходанич Корректор О.Кравцова

Тираж 660 Подписное

ВПИИПИ "îñóäàðñòâåííîãî комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. ч/5