Запоминающее устройство с самоконтролем

Запоминающее устройство с самоконтролем

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для нспольэования в постоянных запоминающих устройствах. Цель изобретения - повьяпение достоверности контроля постоянного запоминающего устройства. Устройство содержит накопитель I, разделенный на N + 1 сегментов, кз i (Л 4;а to

СОЮЗ СОЕЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБ ЛИН

24060 А1 (19) ()1) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н0

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

H A8TOPCH0MY СВИДЕТЕЛЬСТВУ (21) 4)40892/24-24 (22) 30.)0.86 (46) 15.09.88. Бвл. Р 34 (7)) Иосковский июкенерно-физический институт (72) В.А.Эавьялов и И.М.Ядыкин (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР

h» 1037348, кл. С )1 С 29/00, 1983.

Авторское свидетельство СССР

h» 1095240, кл. С )) С 29!ОО, )984. . 4 )реа.

g3 (54) ЗАПОМИ))АЮЩЕЕ УСТРОЙСТВО С ChHOKOHT РОЛЕЙ (57) Изобретение относится к вычислительной технике и предназначено для использования в постоянных эапоиина)ощих устройствах. Цель иэобретеиия— повьипение достоверности «оитроля постоянного запоминающего устройства.

Устройство содержит накопитель 1, разделенный на N + ) сегментов, иэ

14 которых 2 -2" являются рабочими и хранят 1 рабочих разрядов и К контрольных разрядов, а сегмент 2 сумИ+1 мы хранит информацию, являющуюся поразрядной суммой по модулю два информации, хранящейся в остальных сегментах по совпадающим адресам, дополнительный накопитель 3, регистр адреса

4, дешифратор 5, группу 6 сумматоров

24060 по модулю два, группу 7 блоков контроля четности, блок 8 сравнения, регистр данных 9,блок снертки 10,регистр ошибки 11, блок 12 управления, первый 13 и второй 14 элементы И, первый 15, второй 16 и третий 17 элементы задержки, триггер 18 готовности, первый 28 и второй 29 элементы

ИЛИ. 4 ил., 2 табл.

Изобретение относится к вычислительной технике и предназначено для использования в постоянных запоминающих устройствах.

Цель изобретения — повышение достоверности контроля постоянного запоминающего устройства за счет обнаружения ошибок в нескольких сегментах памяти.

На фиг.l приведена структурная схема предлагаемого устройства; на фиг.2 — временные диаграммы его работы; на фиг.3 — принципиальная схема блока свертки по модулю два; на фиг.4 — то же, блока сравнения.

1 l0

Устройство содержит накопитель 1, разделенный на N + 1 сегментов, из н которых сегменты 2 -2 являются рабо- 20 чими и хранят 1 рабочих разрядов и К контрольных разрядов, необходимых дпя обнаружения ошибок, а сегмент

2 суммы хранит информацию, являю111 щуюся поразрядной суммой по модулю два 25 информации, хранящейся в остальных сегментах по совпаданхцим адресам, до" полнительный накопитель 3, регистр 4 адреса, дешифратор 5, группу 6 сумматорон по модулю два, группу 7 блоков контроля четности, блок 8 сравнения, регистр 9 данных, блок 10 свертки, регистр 11 ошибки, блок 12 управления, первый 13 и второй 14 элементы И, первый 15, второй 16 и третий 17 эле35 менты задержки, триггер 18 готовности, вход 19 начала обращения, выход

20 двойной ошибки, выход 21 однократной ошибки, информационные выходы 22 запоминающего устройства адресные 40 входы 23, выход 24 готовности, выход

25 ошибки, вход 26 режима, вход 27 установки, первый 2Û и второй 29 элементы ИЛИ.

Накопитель 1 представляет собой постоянное запоминающее устройство, а дополнительный накопитель 2 — оперативное запоминающее устройстно.

Устройство работает следующим образом.

Если на управляющий вход выборки сегмента 2 поступает сигнал "0" (т.е. сегмент не выбран), на информационных разрядных выходах такого сегмента присутствует сигнал "0

В дополнительный накопитель 3 записывается номер сегмента, в котором имеются ошибки по соответствукщему адресу и два разряда для фиксации ошибок по совпадающим адресам нсех сегментов 2.

Значения кодов ошибок приведены в табл. l.

Таблица l

Код ошибки 3/2 (20) Тип ошибки

3!3 (21У

Исправен

Ошибки в одном сегменте

Ошибки в двух и более сегментах

° Принцип работы запоминающего уст ройстна с самоконтролем заключается в том, что при считывании из выбранного сегмента 2 и обнаружении блоком

IO свертки ошибки в дополнительный накопитель 3 записывается номер сег1424060 мента, сод"ржащего ошибки. Одновременно при считывании из сегментов выполняется считывание информации и из доголнительноro накопителя 3. При об5 иаружении ошибки в сегменте 2 и наличии однократной ошибки (код 01) н каком-либо сегменте 2 по совпадающему адресу блок 8 сравнения анализирует номера выбранного сегмента и сегмента, имеющего ошибки. При несовпадении этих номеров имеет место двукратная ошибка (т.е. ошибки в двух сегментах), а следовательно, неносста навливаемая ошибка, что фиксируется кодом ошибки ll, который записывается в дополнительный накопитель 3, а на выходе 25 ошибки вырабатывается сигнал "1". При дальнейших обращениях по данному адресу к любому сегменту и обнаружении в считываемой информации блоком 10 свергки ошибки производится считывание из дополнительного накопителя 3, в котором зафиксирован код ошибки 1!. 25

В табл. 2 приведены условия выработки кодов ошибки блоком 8 сравнения (где Х вЂ” значение кода 0 или I).

При включении устройства, а также после обнаружения двойной ошибки необходимо подать импульс на вход 27 начальной установки для переключения триггера 18 .в "1 .

Перед началом работы в дополни35 тельный накопитель 3 необходимо в дна разряда ошибок записать код 00. Для этого необходимо установить на шине

26 режима "1". При этом блок IO свертки выдает сигнал "1" на прямом выходе (фиг. 3), который задает режим записи в накопитель 3, на выходах блока 8 сравнения вырабать ваются сигналы "О», которые принимаются

В регистр 1 I Далее необходимо задать 45 последовательно на адресные входы 23 последовательные адреса одного из сегментов, сопронождая каждый из них выработкой сигнала начала обращения (НО) по шине 19.

Запоминающее устройство может находиться н одном из следующих режимов работы (фиг.2): считывание без ошибок (моменты о

5 считывание с ошибками в одном из

3 сегментон, их коррекция и запись кода ошибки 01 н дополнительный накопитель

3 (, -,); считынание с ошибками в двух сег11 ментах по совпадаюп,им адресам — двойные ошибки", некорректируемые в устройстве (t> — ю,, и запись кода ошибки Il н дополнительный накопитель 3.

В рабочем режиме на входе 26 ус11 II т ан анли на ется потенциал 0

По сигналу обращения н а вхсде 1 9 и ач ала о б р ащения производится э апис ь в регистр 4 адресного кода, устан о вленного н а входах 2 3, и обнуление регистра 9 данных и регистра 1 I ошибки (моменты t q t tg) °

В исходном состоянии, когда HBKOгитель 11 исправен, на выходах одного из се гме н то в 2 выдается считываемая информация н соответствии с адресом, принятым на регистр 4 адреса. При этом младшие разряды адреса определяют номер выбираемого рабочего сегмен;а 2, а старшие разряды адреса определяют выбор информации внутри сегмента 2. Сумматоры 6 по модулю два не оказывают влияния на процесс выбора определенного сегмента 2, поскольку при исправной работе устройства, а также при нулевом значении регистра

9, блок 1О свертки выдает на прямом выходе сигнал "О».

Через время t считывания на высч ходах ныбр;ишаго сегмента 2 накопителя 1 появляется считываемая информация, которая поступает на соответствующие входы группы 7 блоков контроля четности, на остальные входы которых поступают сигналы "0" от невыбранных сегментов, следонательно, на выходах группы 7 блоков будет присутствовать ныбранная информация. По фронту О/! импульса на выходе элемента 29 (первый выход блока 12 управле»ия), который вырабатывается через время tee задаваемое на элементе 15 задержки, н момент времени (фиг.2) выбранная ийформация заносится в регистр 9 данных. Затем через время задержки на выходе блока 10 свертки вырабатывается результат свертки 1 рабочих и К контрольных разрядов для выбранной информации, причем при исправной работе накопитеи 1! ля этот сигнал соответствует 0 на прямом выходе. Поэтому к моменту через время t задержки срабатывания блока 10 свертки на выходе элемента

16 задержки вырабатывается импульс, поступающий на счетный вход триггера

1424060

18 готовности, который по фронту 1/O этого импульса устанавливается в единичное состояние, сообщая о выдаче считанной информации на выходы 22 устройстна.

В случае возникновения неиспранностей в одном иэ сегментов после записи считанной информации из выбранного сегмента н регистр 9 данных блок 10 свертки обнаруживает ошибку и выдает на прямом выходе сигнал "1", который поступает на входы сумматорон 6 по модулю дна, на вход выборки ,г«Ф! сегмента 2 суммы, на нход записисчитывания дополнительного накопителя 3, на управляющий вход блока 8 сравнения н на вход элемента И 13.

При этом запрещается прохождение сигнала с выхода элемента 28 через элемент 14 на счетный вход триггера

18 готовности, который остается н нулевом состоянии, а следовательно, и на выходе 24 готовности устройства остается сигнал "0" (момент на фиг.2).

На выходах сумматоров 6 .по модулю дна появляется инверсное значение с дешифратора 5 кода выборки рабочего сегмента 2 внутри накопителя l. По этому коду сегмент 2, который бып выбран и при считывании из которого была обнаружена ошибка, становится невыбранным и на его информационных выходах появляются сигналы "0, а остальные рабочие сегменты 2 становятся ныб- раиными. Одновременно с этим становит«! ся выбранным и сегмент 2 суммы, Считанная информация иэ всех выбран«и! ных рабочих сегментов и сегмента 2 суммг поступает на входы блоков 7 контроля четности, которые производят восстановление информации, хранящейся в отказавшем сегменте, так

«+! как в сегменте 2 суммы хранится результат поразрядного суммирования по модулю два информации из всех рабочих сегментов. Через время t „счи" тынания информации иэ накопителя 1 и ее восстановления вырабатывается импульс на выходе элемента 17 задержки, 5О кошорый поступает через элемент ИЛИ

29 иа вход приема в регистр 9 данных.

По фронту О/1 этого сигнала производится запись восстановленной информа" ции в регистр 9, включая 1 рабочих и

К контрольных разрядов (момент t< на фиг.2). В блоке IO свертки вновь выполняется проверка информации и при отсутствии ошибки на прямом ныходе блока 10 устанавливается "О! . При этом разрегггается прохождение сигнала с выхода элемента 17 задержки через элементь ИЛИ 28 и И 14 на счетный вход триггера 18 готовности, который по фронту I,/О переключается н единичное состояние, сообщая о готовности информации.

Кроме того, н момент t "1" с ныхода блока 10 снертки поступает в блок 8 сравнения, на выходе которого устанавливается код 01 ошибок в одном сегменте. Этот код по фронту I/О сигнала с выхода элемента И 13 записынается в регистр 11 ошибки, с выхода которого поступает на вторую группу игформационных входов дополнительного накопителя 3. При этом сигнал "1" с выхода блока 10 свертки поступает на управляющий вход записи-считывания дополнительного накопителя 3, по которому устанавливается режим записи и выполняется запись в накопитель 3 кода Ol ошибки и номера неисправного сегмента. При работе устройства предполагается, что t « — это максимальное время обращения к дополнительному накопителю 3.

В случае возникновения неисправностей в двух сегментах по совпадающим адресам после записи считанной информации иэ выбранного сегмента н регистр 9 данных блок 10 свертки обнаруживает ошибку и выдает на выходе сигнал "1" (момент t8 на фиг.2). Данный сигнал поступает на управляющий вход схемы 8 сравнения, которая в соответствии с табл. 2 при коде ошибки

Ol и несовпадении номеров сегмента с кодом ошибки Ol и выбираемого сегмента вырабатывает на выходах 20 и 21 код ошибки 11 который по фронту 1/0 сигнала с элемента И 13 заносится в регистр 31 ошибки. Далее выполняется запись в дополнительный накопитель 3 кода ошибки 11 и номера выбираемого сегмента. В дальнейшем при обнаруже" нии неисправностей номер записанного сегмента с ошибками не учитывается, так как иэ дополнительного накопителя будет считываться код ошибки 11, сообщая о наличии на выходах 22 устройства некорректируемой ошибки. При этом на выходе 25 ошибки устанавливается сигнал "1 ", а на выходе 24 го- товности остается значение "0". При необходимости выдачи на выходе 24

1424060 свертки. Так, если неооходимо исправлять однократную ошибку, к каждому информационному слову необходимо добавить лишь один контрольный разряд, являющийся дополнением до четности, а блок 10 свертки в этом случае выполняется в виде блока свертки по модулю два, дополненного элементами ИЛ1

10 и ИЛИ-HF. для связи с шиной 26 режима.

Выполнение блока 10 свертки и его таблицы истинности приведены на фиг.Э.

Если необходимо обнаруживать ошибки кратности t, которые впоследствии будут исправлены устройством, целесообразно применять корректирующие xo" ды, например код Хэмминга с кодовым расстоянием d t + I, где d — минимальное кодовое расстояние; t — - крат20 ность обнаруживаемой ошибки.

Выполнение блока 8 сравнения в соответствии с табл. 2 приведено на фиг.4. При этом в пятом столбце табл. 2 при сравнении записанного над мера сегмента (выход 3/1), имеющего ошибку, н номера выбираемого сегмента (выход 4/2) и их совпадении становится код I при несовпадении - код О.

Таблица 2

Выходы

Входы

?6 3/2 (3/3 (!О 1/1=4/2

20 21

0

0

0

Формула изобретения

Запоминакщее устройство с самоконтролем, содержащее блок свертки, группу блоков контроля четности, регистр адреса, дешифратор, группу сум- 51 маторов по модулю два и накопитель, содержащий рабочие сегменты н сегмент суммы, выходы всех сегментов соедисигнала об окончании обращения к запоминающему устройству возможно объе, динение на элементе ИЛИ выходов 24 и 25 устройства, а выход этого элемента ИЛИ будет являться выходом готовности, В случае возникновения неисправностей в одном сегменте и при обращении к этому же сегменту и по тому же адресу устройство будет работать как пскаэано на фиг.2 для ошибки с коррекцией — моменты t> — t . При обнаружении ошибки блоком 10 свертки> совпадении номеров сегментов и считывании кода ошибки 01 блок 8 сравнения сохраняет на выходах код ошибки

Ol которая корректируется блоками 7 контроля четности.

Считывание иэ дополнительного накопителя 3 выполняется всегда одновременно с обращением на считывание

r выбираемому сегменту (моменты t>—

tqв t t е tq tlt на фиг 2).

Число К контрольных разрядов, хранящихся совместно с 1 разрядами рабочей информации, связано с кратностью ошибки, которую обнаруживает блок IO

\ иены с соответствуннщими входами блоков контроля четности группы, информационные входы регистра адреса являются адресными входами устройства, выходы первой группы регистра адреса соединены с входами дешифратора, выходы которого соединены с первыми входами сумматоров по модулю два, 1424060, 5

40 вторые входы которых соединены с пряипч выходом блока свертки, выходы сумматоров по модулю два группы соединены с входами выборки рабочих сегментов, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство дополнительно введены блок сравнения, регистр данных, регистр ovi t ки, .ополнительный накопитель, первый, второй и третий элементы задержки, первый и второй элементы И, первый и второй элементы ИЛИ и триггер готовности, причем выход первого элемента задержки соединен с входом второго элемента задержки, с вторым входом второго элемента ИЛИ, выход второго элемента задержки соединен с первыми входами первого элемента И и первого элемента ИЛИ, выход третьего элсмента задержки подключен к второму и первому входам первого и второго элементов ИЯ4 соответственно, выход первого элемента ИЛИ соединен с первым входом второго элемента И, выход которого соединен с входом установки триггера готовности, выход второго элемента

ИЛИ соединен входом синхронизации регистра данных, выход первого элемента И соединен с входом третьего элемента задержки с входом синхронизации регистра ошибки, выход второй группы регистра адреса подключены к адресным входам группы дополнительного накопителя и всех сегментов основного накопителя, выхо гы первой группы регистра адреса подключены к информационным входам первой группы дополнительного накопителя и к входам второй группы блока сравнения, выходы первой группы и второй и третий выходы дополнительного накопителя подключены соответственно к входам первой группы и первому и второму управляющим входам блока сравнения, первый г ыход двойной ошибки и второй выход однократной ошибки которого подключены к информационным входам регистра ошибки, первый выход которого подключен к второму информационному входу дополнительного накопителя и является выходом ошибки устройства, второй ньг ход регистра ошибки соединен с третьим информационным входом дополнительного накопителя, вход синхронизации регистра адреса, входы сброса регистра данных и регистра ошибок являются входом начала обращения устройства и соединены с входом первого элемента задержки и входом сброса триггера готовности, выходы блоков контроля четности группы соединены с соответствукщгми информационными входами регистра данных, контрольные выходы группы которого соединены с контрольными входами группы блока свертки, информационные выходы группы регистра данных соединены с информациоиггыми входами группы блока свертки и являются информационным выходом устройства, прямой выход блока свертки соединен с четвертым управляющим входом блока сравнения, входом выборки сегмента суммы, входом записи-считывания даполнительногo накопителя, с вторым входом первого элемента И, инверсный выход блока свертки соединен с вторым входом второго элемента И, гретнй управляющий вход блока сравнения и управляющий вход блока свертки являются входом режима устройства, вход у< тановки в ".1" триггера готовности является входом начальной установки устройства, выход триггера готонности является выходом Готов устройства.

1 424060

Ъ

Ъ 1 ь

Ъ 4 Я ф м

1424060

Tednuua асптнносви

Фи8.4

Составитель Ю.Сычев

Редактор А.Лехнина Техред Л.Олийнык Корректор А. Обручар

Закал 4691/53

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

s/ÿ

3/3

f0

3/г

Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5