Устройство для приоритетного обращения к общей памяти

Устройство для приоритетного обращения к общей памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вьиислительной технике и может быть использовано при организации магистрального обмена данными между процессорами и модулями общей памяти в многопроцессорных вьгчислительных системах. Целью изобретения является упрощение устройства. Устройство содержит блок приоритета 2, коммутатор адреса 3, дешифратор 4, группу элементов И 1, три триггера 5,8,9, два элемента ИЛИ 6,11, два элемента И 7,10 и счетчик 12. Устройство обслуживает запросы процессоров на обращение к общей мно гомодульной памяти посредством магистрали . Обращение к требуемому модулю памяти происходиит в результате приоритетного подключения одного из процессоров, подавших запрос на обра щение, к магистрали. Устройство с по мощью счетчика 12 контролирует длительность времени между соседними сигналами готовности, и в случае, ее ли эта длительность превышает допус тимое время, выдает сигнал сбоя. 1 ил. ГГ - ф (Л 4:: Ю Р О5 о: со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

25669 А1 (191 (11) (5И 4 G 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4159005/24-24 (22) 14. 10. 86 (46) 23.09.88. Бкп. 35 (72) В.Г.Миронов, В.Г.Захаров и С.С.Свердлов (53) 681,325 (088.8) (56) Авторское свидетельство СССР

У 883905, кл. G 06 F 9/46, 1979.

Авторское свидетельство СССР

У 729589, кл. G 06 F 9/20, 1978. (54) УСТРОЙСТВО ДЛЯ ПРИОРИТЕТНОГО

ОБРАЩЕНИЯ К ОБЩЕЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при органиэации магистрального обмена данными между процессорами и модулями общей памяти в много процессорных вычислительных системах.

Целью изобретения является упрощение устройства. Устройство содержит блок приоритета 2, коммутатор адреса 3, дешифратор 4, группу элементов И 1, три триггера 5,8,9, два элемента ИЛИ

6, 11, два элемента И 7, 10 и счетчик

12, Устройство обслуживает запросы процессоров на обращение к общей многомодульной памяти посредством магистрали, Обращение к требуемому модулю памяти происходиит в результате приоритетного подключения одного из процессоров, подавших запрос на обращение, к магистрали. Устройство с помощью счетчика 12 контролирует длительность времени между соседними сигналами готовности, и в случае, если эта длительность превышает допустимое время, выдает сигнал сбоя.

1 ил.

1 14? 5669

Изобретение относится к вычисли1 ельной технике и может быть испольЗовано в многопроцессорных вычислительных системах с общей многомодульной памятью.

Целью изобретения является упрощеНие устройства.

На чертеже изображена функциональная схема устройства.

Устройство содержит группу элемензов И 1, блок 2 приоритета, коммутатор 3 адреса, дешифратор 4, первый риггер 5, первый элемент ИЛИ 6, перый элемент И 7, третий триггер 8, торой триггер 9, второй элемент И

10, второй элемент ИЛИ 11, счетчик

12, вход 13 сигнализации, входы 14 апросов, адресные входы 15, входы

16 и 17 сигналов начальной установки готовности памяти, выход 18 общего

20 сигнала обращения, выходы 19 сигнаов подтверждения запросов, выходы

20 обращения, выходы 21 сигнала сбоя.

По входу 13 в устройство подаются с гналы синхронизации для работы с етчика 12 и триггера 8. По входам

1 на первые входы группы элементов

Hlпоступают сигналы запросов на обращение к общеи памяти от процессоров.

П информационным входам 15 на коммут тор 3 адреса поступают коды номеров м дулей памяти от процессоров вместе с сигналами запросов. По входу 16 в устройство поступает сигнал началь- 35 н и установки от процессоров. По вход 17 в устройство поступает сигнал готовности от рабочего модуля памяти.

П выходу 18 с триггера 8 выдается в общую памяти сигнал обращения. По вы- 40 ходам 19 из блока 2 выдаются сигналы подтверждения запроса для информационного подключения к магистралям процЕссоров и для снятия собственного запроса. По выходам 20 с дешифратора 45

4 выдаются сигналы обращения к модулям памяти для запуска их в работу.

По выходу 21 с выхода счетчика 12 выдается сигнал сбоя в случае, если время ожидания сигнала готовности превышает допустимое. Сигнал готовности является обобщенным сигналом памяти и образуется путем логического сложения индивидуальных сигналов готовности от каждого модуля памяти.

Триггер 5 задает режим работы устройства, триггер 8 служит для формирования общего сигнала обращения, а триггер 9 задает режим работы счетчика 12, 2

Устройство работает следующим образом.

После прихода сигнала начальной установки по входу 16 триггер 5 устанавливается в нулевое состояние и открывает группу элементов И 1 и элемент И 7. В результате этого устройство готово для приема и обработки сигналов запроса. При необходимости обращения к общей памяти процессор выдает в устройство сигнал запроса и адрес требуемого модуля памяти соответственно на входы t4 и 15. В случае появления на входах 14 указанных сигналов (в виде логических единиц) в любой комбинации они проходят через группу элементов И 1 и поступают на входы блока 2 и элемента ИЛИ 6. Соответственно самому приоритетному запросу блок 2 по соответствующему выходу вьщает сигнал подтверждения запроса, который поступает на самый приоритетный процессор, подавший запрос.

Кроме того, по этому сигналу коммутатор 3 пропускает на вход дешифратора

4 соответствующий адрес модуля памяти, который продешифруется в сигнал обращения к адресному. модулю.

Кроме того, как указывалось ранее, наличие хотя бы одного сигнала запроса с помощью элементов ИЛИ 6, И 7 обеспечивает сигнал в виде логической единицы íà D-входе триггера 8 и

S-входе триггера 9. В результате этого триггер 8 по ближайшему синхроимпульсу устанавливается в "1", образуя на выходе 18 обобщенный сигнал обращения и одновременно установив

l! l! в 1 триггер 5, После этого внешние запросы заблокированы, а триггер 8 подготовлен к сбросу по следующему синхроимпульсу, приходящему на вход 13.

Обслуживаемый процессор, получив ответный сигнал подтверждения запроса, подключается к информационной магистрали, а затем снимает свой запрос. Кроме того, триггер 9, установившись в "1", посредством элемента

И 10 включает в работу счетчик 12, на счетный вход которого через элемент И 10 проходят синхроимпульсы с входа 13. Счетчик рассчитан íà определенный интервал времени, обычно превосходящий реальный интервал времени между соседними сигналами готовности. В случае отсутствия очередного сигнала готовности или его существенной задержки счетчик своим выходным сигналом запускает новый цикл раФормула изобретения

Составитель Г.Пономарева

Техред A.Êðàâ÷óê Корректор В,Бутяга

Редактор Г.Гербер

Заказ 4771/47

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

3 14256 боты устройства и выдает на выход 21 сигнал сбоя ЗУ, который может быть заведен на систему прерывания одного из процессоров.

Если очередной сигнал готовности приходит вовремя, то он дает начало очередному циклу устройства, одновременно сбрасывая с помощью элемента

ИЛИ 11 триггер 9 и счетчик 12.

Устройство для приоритетного обра15 щения к общей памяти, содержащее блок приоритета, выходы которого соединены с выходами подтверждения за-. просов устройства и с управляющими входами коммутатора адреса, выходы которого соединены с входами дешифратора, выходы которого являются выходами обращения устройства, входы запросов устройства соединены с первыми входами соответствующих элементов И группы, выходы которых соединены с входами блока приоритета, информационные входы коммутатора адреса являются адресными входами устройства, отличающееся тем, что, с целью упрощения устройства, оно содержит два элемента ИЛИ, два элемента

69 4

И, три триггера и счетчик, причем вторые входы элементов И группы соединены с.инверсным выходом первого триггера и первым входом первого элемента И, а выходы элементов И группы соединены с входами первого элемента

ИЛИ, выход которого соединен с вторым входом первого элемента И, выход которого соединен с S-входом второго триггера и D-входом третьего триггера, выход которого соединен с выходом общего сигнала обращения устройства и с S-входом первого триггера, С-вход третьего триггера соединен с входом синхронизации устройства и первым входом второго элемента И, второй вход которого соединен с единичным выходом второго триггера, а выход — соединен со счетным входом счетчика, выход которого соединен с выходом сигнала сбоя устройства и с первым входом второго элемента ИЛИ, второй вход которого соединен с входом начальной установки устройства, третий вход второго элемента ИЛИ соединен с входом сигнала готовности памяти устройства, а выход соединен с входом сброса счетчика, входом сброса второго триггера и с С-входом первого триггера, D-вход которого соединен с потенциалом "земля" устройства,