Устройство для тестового контроля цифровых блоков

Устройство для тестового контроля цифровых блоков

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике, может быть использовано для контроля цифровых блоков. Целью изобретения является повьшение оперативности контроля . Устройство содержит входнуюи выходную шины связи с ЭВМ, буферный регистр 1, буферный блок памяти 2, блок памяти управления адресацией

ф

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

И9) (11) А2 (.51) 4 С 06 F 11/26

-" |

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 т

) Выходная шина сХюи с эй

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1251084 (21) 4177887! 24-24 (22) 01.07 ° 87 (46) 23,09.88. Бюл. К - 35 (71) Научно-производственное объединение "Импульсл им. XXV съезда КПСС (72) В.А. Чернышев, В.Г. Рябцев и А.А, Борисенко (53) 681. 3(088 ° 8) (56) Авторское свидетельство СССР

)1- 1251084, кл. G 06 F 11/26, 1984 ° (S4) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЦИФРОВЫХ- БЛОКОВ (57) Изобретение относится к автоматике и вычислительной технике. может быть использовано для контроля цифровых блоков. Целью изобретения является повышение оперативности контроля. Устройство содержит входную и выходную шины связи с ЭВМ, буферный регистр 1, буферный блок памяти

2, блок памяти управления адресацией

1425680

3, группу регистров 4, группу регистров кодов управления записью 5, счетчик логических номеров 6, блок памяти 7, счетчик длины вектора тестового набора 8, блок микропрограмм,,ного управления 9, блок обмена с кон,тролируемым цифровым блоком 10, ре гистр набора 11, выходной коммутатор

12, Устройство позволяет при трансИзобретение относится к автоматике и вычислительной технике, может быть ! использовано для контроля цифровых блоков и является усовершенствованием устройства по авт. св. N - 1251084.

Цель изобретения — повышение оперативности контроля.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 -10 блок микропрограммного управления;

На фиг, 3 — блок обмена с контролируемым цифровым блоком, на фиг. 4 блок регистров кодов. управления записью; на фиг. 5 — группа счетчиков; йа фиг. 6 — адресный мультиплексор.

Устройство содержит входную и выходную шины связи с ЭВМ, буферный регистр 1, буферный блок 2 памяти, блок 3 памяти кодов управления адреСацией, группу счетчиков, группу 5 регистров кодов управления записью, счетчик 6 логических номеров, блок 7 памяти, счетчик 8 длины вектора тестового набора, блок 9 микропрограммного управления, блок 10 обмена с

I контролируемым цифровым блоком, регистр 11 набора и выходной коммутатор 12.

Блок 9 микропрограммного управле30 ния (фиг. 2) содержит модификатор адреса, состоящий из коммутатора 13, программного регистра 14, блок 15 памяти микрокоманд, мультиплексора 16, шифратора 17, дешифратора 18, адресного мультиплексора 19., блока 20 синхронизации, триггеров 21 и 22, элемента ИЛИ 23, а также блок 3 содержит блок 24 памяти масок каналов, блок 25

Р памяти тестовых наборов, блок 26 паляции сложных программ контроля и занесении их в канальный блок памяти занимать меньший ее объем. Так как производительность устройства контроля с использованием канальной памяти определяется в основном временем загрузки этой памяти от внешних устройств, количество перегрузок уменьшается примерно в три раза. 6 ил. мяти кодов управления коммутаторов входов выходов, Блок 10 обмена с контролируемым цифровым блоком (фиг, 3) содержит блок памяти, образованный регистром

27 масок каналов, регистром 28 тестовых наборов, регистром 29 кодов управления коммутатором входов-выходов, коммутатор 30 входов-выходов, элемент 31 задержки, разрядный блок 32 сравнения, элемент ИЛИ 33, коммутатор

34 результата.

Группа 5 регистров кодов управления записью (фиг, 4) содержит элементы

И 35 и 36, группу регистров управления записью в регистры блока обмена с контролируемым цифровым блоком 3739, первую группу элементов И 40, вторую группу элементов И 41, третью группу элементов И 42.

Группа 4 счетчиков (фиг. 5) содержит группу счетчиков 43 и элемент

И-ИЛИ-НЕ 44.

Адр есный мультиплексор 1 9 (фиг. 6) содержит регистр 45 начального адреса тестового набора, коммутатор 46, адресный регистр 47, шифратор 48, регистр 49 конечного адреса, схему

50 сравнения, счетчик 51 адреса стека, стек 52 подпрограмм.

Устройство работает следующим образом.

Цифровой контролируемый блок подключается к входам-выходам коммутатора входов-выходов блока обмена с контролируемым цифровым блоком (объект контроля, цепи питания и общего сброса на чертежах не показаны).

1425680

Вначале тестовый набор заносится в буферный блок 2 памяти следующим образом.

В буферный регистр 1 заносится код выбранного запоминающего устройства.

В тесте содержится таблица соответствия логических номеров контролируемого цифрового блока физическим контактам его выходных разъемов, а также таблица соответствия логических номеров физическим номерам разрядов данных блока памяти управления адресацией. В блок 7 памяти по входной шине связи с ЭВМ записываются физические номера контактов контролируемого цифрового блока и физические номера разрядов данных блока памяти управления адресацией, соответствующие логическим номерам. 15

Запись информации в блок 7 памяти осуществляется следующим образом.

Код логического номера контакта контролируемого цифрового блока или разряда данных блока памяти управления адресацией по входной шине связи с

ЭВМ .заносится в счетчик 6 логических номеров.

По адресу на выходе счетчика 6 логических номеров в блок 7 памяти с шины связи с 3ВМ заносится код физического адреса контакта контролируемого блока или физический номер разряда данных блока памяти управления адресацией.

По входной шине связи с ЭВМ в блок

9 микропрограммного управления заносятся.микропрограммы работы устройства. Адрес микрокоманд заносится в буферный регистр 1, коды микрокомандв блок 15 памяти микрокоманд, началь- 35 ный адрес теста — в регистр 45 начального адреса тестового набора, а конечный адрес заносится в регистр 49 конечного адреса тестового набора, коды частоты функционального контроля и

40 временного положения строба контроля, обеспечивающего прием информации с контролируемого цифрового блока, заносятся в блок 20 синхронизации, В тестовом наборе, необходимом для каждого такта контроля, содержатся входные воздействия и эталонные реакции, коды маскирования каналов цифрового блока, коды управления коммутатором входов-выходов, а также признаки для организации динамических подпрограмм и циклов.

В счетчик 6 логических номеров зано" сится начальный логический номер контакта цифрового контролируемого блока или разряда данных блока памяти управления адресацией. В счетчик 8 длины векторов заносится код длины группы шин, которым соответствует данная тестовая последовательность.

Тестовый набор заносится в регистр

11 набора. Код информации блока 7 памяти выбирает информационный разряд буферного блока 2 памяти, в который записывается код информации старшего разряда регистра 11 набора. Запись осуществляется по микрокоманде, формируемой дешифратором 18, По микрокоманде блока модификации адреса увеличивается на единицу значение счетчика 6 логических номеров и уменьшается на единицу состояние счетчика 8 длины векторов тестового набора, а также осуществляется сдвиг влево информации в регистре 11 набора. Процесс записи информации выполняется по новому информационному разряду буферного блока 2 памяти. Приведенные операции повторяются до тех пор, пока содержимое счетчика длины векторов не станет равным нулю.

При этом по микрокоманде блока 9 микропрограммного управления включается триггер 21 и через элемент ИЛИ

23 осуществляется блокировка тактовых сигналов, поступающих с выхода блока 20 синхронизации. После изменения содержимого буферного регистра

1 в регистр 11 набора заносится информация нового значения теста, и процесс записи повторяется.

Таким образом,в буферный блок 2 памяти заносятся данные, необходимые для одного такта контроля. Запись информации буферного блока 2 памяти в блоки 3, 24, 25, 26 памяти осуществляется следующим образом.

Код выборки устройства заносится в буферный регистр 1, информация с выходов буферного блока памяти подается на информационные входы блоков

3, 24, 25, 26 памяти. В регистр 45 начального адреса тестового набора заносится код начального адреса теста. В программный регистр 14 заносится адрес подпрограммы записи информации в блоки 3, 24, 25, 26 йамяти, По микрокоманде, поступающей с выхода дешифратора 18, осуществляется запись информации иэ буферного

1425680 блока 2 памяти в выбранный блок памяти. Операции повторяются для всех типов устройств, при этом в буферный ", . регистр 1 предварительно заносятся коды выборки соответствующих блоков памяти устройства.

После перезаписи информации из !буферного блока 2 памяти в блоки 3, ,,24, 25, 26 памяти в буферный блок 2 10 .,памяти заносятся только изменения в .,тестовой последовательности последую щего такта.

После заполнения информацией бло ков 3, 24, 25, 26 в регистр 49 ко нечного адреса тестовой последова.,тельности заносится код конечного ад реса.

В программный регистр 14 заносится, начальный адрес программы выдачи 20 ,тестов.

Затем запускается блок . 20 синронизации, который обеспечивает выДачу тактовых импульсов, поступающих на входы регистров блока 9 микропро- 25 раммного управления. Кроме того, Ьлок 20 синхронизации выдает строби. ующий сигнал, обеспечивающий прием информации с выходов контролируемого

Цифрового блока, По входной шине свя и с 3ВМ регистры 37-39 группы, 5 ре "истров кодов управления записью устанавливаются в состояние, обеспечиВающее прохождение через группы элементов И 40-42 тактовых сигналов записи на синхронизирующие входы регистров 27-29 блока обмена с контроли. руемым цифровым блоком 10.

По микрокоманде блока 9 микропрограммного управления код начального адреса иэ регистра 45 начального ад40 реса тестового набора заносится в регистр 47 адреса тестовых воздейст- вий. Выбранная по данному адресу информация из блоков 24-26 заносится в соответствующие регистры 27-29 блока памяти, а из блока 3 поступает на входы группы 4 счетчиков и входы адресного мультиплексора 19.

Рассмотрим процесс организации динамических подпрограмм при выдаче тестовых воздействий на входы контролируемого цифрового блока, При параллельной выдаче тестовых . воздействий из блоков 24-26 памяти на входы контролируемого цифрового блока с любого адреса выдачи возможно ветвление на подпрограмму, находящуюся в этих же блоках памяти, Обычно при выполнении подпрограммы количество задействованных контактов цифрового блока гораздо меньше, чем при выполнении основной программы. Поэтому состояния, полученные после выполнения фрагмента основной программы для контактов, на задействованных в подпрограмме, необходимо. сохранить. В связи с этим подпрограмма оформляется таким образом, что ее первая строка является входной информацией для группы 5 регистров в блок памяти, образованный регистрами 27-29.

При появлении признака "Вызов подпрограммы" .на управляющем входе адресного мультиплексора 19 блока 9 микропрограммного управления коммутатор 46 подключает к адресному регистру 47 информационные шины данных блока 3 памяти управления адресацией.

По синхросигналу, поступающему от блока 20 синхронизации в адресный регистр 47, записывается адрес перехода на подпрограмму.

Считываемая по этому адресу информация из блоков 24-26 памяти по сигналу, формируемому элементом И 35, заносится в регистры 37-39. Одновременно в стек 52 подпрограмм по адре- су, определяемому счетчиком 51 адреса стека, заносится адрес возврата из подпрограммы. Адрес возврата формируется при помощи шифратора 48 путем сложения единицы с адресом блока 24-26 памяти, на котором произошло обращение к подпрограмме.

Кроме того, по сигналу "Вызов подпрограммы" осуществляется продвижение счетчика 51 адреса стека на единицу.

После выполнения подпрограммы на управляющий вход адресного мультиплексора 19 блока 9 микропрограммного управления поступает признак 1 Возврат из подпрограммы". Коммутатор 46 подключает к входам адресного регистра выход стека 52 подпрограмм.

По.синхросигналу, поступающему от блока 20 синхронизации, в адресный регистр 47 записывается адрес возврата из подпрограммы. Одновременно с этим но принципу "Возврат из подпрограммы" элемент И 36 формирует сигнал сброса, который устанавливает регистры 37-39 блока регистров управления записью в состояние, разрешающее прохождение сигналов побитной

1425680 записи через группы элементов И 4042 на входы регистров 2?-29 блока об" мена с контролируемым цифровым блоком 10.

Происходит также вычитание единицы от значения счетчика 51 адреса стека.

Применение стека 52 подпрограмм и счетчика 51 адреса стека позволяет реализовать вложенные подпрограммы.

Количество вложений определяется емкостью стека 52 подпрограмм.

Организация динамических циклов и вложенных динамических циклов происходит следующим образом, При поступлении признака "Начало цикла" от разрядов кода операции блока 3 памяти на входы группы 4 счетчиков по синхросигналу, поступающему 2О от блока 20 синхронизации блока 9 микропрограммного управления 9 осуществляется запись значения переменной цикла в один из счетчиков группы 43 от информационных разрядов данных блока 3.

При поступлении признака "Конец цикла" на входы группы 4 счетчиков по синхросигналу, поступающему от блока 20 синхронизации блока 9 микропрограммного управления, формируется сигнал вычитания единицы от значения счетчика переменной цикла.

Кроме того, по признаку Конец цикла" при помощи элемента И-ИЛИ-НЕ

44 осуществляется проверка содержимо35 го счетчика переменной цикла на нуль.

При неравенстве нулю содержимого счетчика переменной цикла сигнал, поступающий с выхода элемента И-ИЛИ-НЕ

44 на управляющий вход адресного мультиплексора 19 блока 9 микропрограммного управления, при помощи коммутатора 46 подключает к входам адресного ,регистра информационные выходы данных блока 3 памяти управления адресацией.

По синхросигналу, поступающему от блока 20 синхронизации, в адресный регистр 47 заносится адрес, на единицу больший адреса, на котором происходит занесение значения переменной цикла в один из группы 4 счетчиков.

Если содержимое счетчика равно нулю, при помощи шифратора 48 к содержимому адресного регистра 47 до- 55 бавляется единица.

При организации вложенных динамических циклов используется несколько счетчиков из группы 4, Количество вложений определяется количеством счетчиков в группе.

Процесс формирования теста продолжается до тех пор, пока содержимое адресного регистра 47 не станет равно коду регистра 49 конечного адреса тестового набора.

Сигнал с выхода схемы 50 сравнения поступает на управляющий вход мультиплексора 16, что обеспечивает перевод адресного регистра 47 в режим хранения информации, а новая тестовая последовательность не формируется. Результаты контроля с выходов разрядного блока 32 сравнения через элемент ИЛИ 33 поступают на управляющий вход мультиплексора 16, что обеспечивает фиксирование результата "Конец проверки" или "Брак" в триггерах 21 и 22 и выдачу сообщения на выходную шину связи с ЭВМ. На индикацию можно передавать данные, поступающие с выходов коммутатора 34 и выходного коммутатора 12.

Для выдачи данных на индикацию необходимо в счетчик 6 логических номеров занести начальный логический номер контакта объекта контроля, а в счетчик 8 длины векторов — код длины вектора.

В программный регистр 14 от входной шины связи с 3В1 заносится начальный адрес микропрограммы выдачи результата контроля, В буферныи регистр 1 заносится код выбираемого регистра, который переключает необходимое направление коммутатора 34 результата.

Код с выхода блока 7 памяти выбирает необходимый информационный разряд при помощи выходного коммутатора

12..По микрокоманде блока 9 микропрограммного управления в регистр 11 набора заносится информация с выхода выходного коммутатора 12, Затем содержимое счетчика 6 логи-, ческих номеров увеличивается на единицу, а содержимое счетчика 8 длины векторов уменьшается на единицу, что обеспечивает коммутацию информации нового логического номера. Процесс заполнения регистра 11 набора продолжается до тех пор, пока содержимое счетчика 8 длины векторов не станет равным нулю.

I 1

Информация с выходов регистра 11 набора выдается на выходную шину свя1425680

КРб вУ кд

Отд ат10 ат ат3 ат2 ат1 зи с ЭВМ, что позволяет локализовать неисправность объекта контроля.

Формула изобретения

Устройство для тестового контроля цифровых блоков по авт.св. N 1251084, т л и ч а ю щ е е с я тем, что, с целью повышения оперативности контроля, оно дополнительно содержит блок 10 памяти кодов управления адресацией, Группу счетчиков, группу регистров

Кодов управления режима записи, причем адресный вход блока памяти кодов управления адресацией соединен с выодом поля адреса буферного регистра, нформационные.входы блока памяти

Йодов управления адресацией соединены выходами поля кодов управления адресацией буферного блока памяти, адресные входы которого соединены с выходами поля адреса блока микропро1.раммного управления, вход чтениязаписи блока памяти кодов управления адресацией соединен с выходом поля правления блока микропрограммного правления, выходы поля кодов операции блока памяти кодов управления адресацией соединены с входами записи-чтения соответствующих регистров кодов управления записью группы и управляющими входами мультиплексора блока микропрограммного управления, а также входом разрешения и блокировки счетчиков группы, выходы поля кода решения блока памяти кодов управления соединены с информационными входами счетчиков группы и с информационными входами адресного мультиплексора блока микропрограммного .управления, выходы заема счетчиков группы соединены с управляющими входами адресного мультиплексора блока микропрограммного управления, синхровходы счетчиков группы и синхровходы регистров кодов управления записью группы соединены с выходами поля стробирующих сигналов блока микропрограммного управления, информационные входы регистров кодов управления записью группы соединены с выходами поля управления блока микропрограммного управления, входы разрешения регистров кодов управления Записью группы соединены с выходами поля режимов работы блока микропрограммного управления.

М" контролируемому цмрробоиу блоку . ФЫ Л к/О 1425680

От сдя

От

0т

Х 2Ф,25,2

Фиг. Е

Составитель А. Сиротская

Редактор А. Шандор Техред А.Кравчук Корректор Г. Решетник

Заказ 4771/47

Тираж 704 Подписное

В11ИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4