Устройство для проверки полноты тестирования программ

Устройство для проверки полноты тестирования программ

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной техник е и может быть использовано для проверки полноты тестирования программ специализированных управляющих цифровых вычислительных машин. Цель изобретения - расширение области применения устройства и повышение полноты тестирования программ. Устройство содержит блок памяти 1, сумматор 2, элементы 3 и 7 задержки, счетчик 4, регистр 5 адреса, схему 6 сравнения , элемент НЕ 8, триггер 9, элемент И 10 и переключатели 11-14. Устройство работает в двух режимах. За счет введения дополнительных элементов оно обеспечивает запись в блок памяти 1. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИМ

РЕСПУБЛИК

А1

„„SU(i1) 142 цу 4 G 06 F 11/28

I ф (дi ь tg g y

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Я11цлН,1т;:...

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 4218056/24-24 (22) 31. 03. 87 (46) 23. 09. 88. Бюп. У 35 (72) А.Н.Бучнев, Е.И.Карпунин, В.А,Корнеев и В.И.Песоченко (53) 681.3 (088.8) (56) Авторское свидетельство СССР

9 879592, кл. С Об F 11/00 1980.

Авторское свидетельство СССР

У 1136171, кл. G 06 F 11/28, 1983. (54) УСТРОЙСТВО ДЛЯ ПРОВЕРКИ ПОЛНОТЫ

ТЕСТИРОВАНИЯ ПРОГРАММ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано для проверки полноты тестирования программ специализированных управляющих цифровых вычислительных машин. Цель изобретения — расширение области приме" нения устройства и повышение полноты тестирования программ. Устройство содержит блок памяти 1, сумматор

2, элементы 3 и 7 задержки, счетчик

4, регистр 5 адреса, схему 6 сравнения, элемент НЕ 8, триггер 9, элемент И 10 и переключатели 11-14.

Устройство работает в двух режимах.

За счет введения дополнительных элементов оно обеспечивает запись в блок памяти 1. 1 ил.

1425686

Изобретение относится к цифровой вычислительной технике и может быть использовано для проверки полноты тестирования программ специализиро-ванных управляющих цифровых вьгчислительных машин, которые имеют постоянное запоминающее устройство (ПЗУ) для размещения программ„ а также допускают возможность подключения вместо ПЗУ внешнего наладочного блока памяти.

Целью изобретения является рас-ширение области применения устройства за счет возможности использования его дпя контроля программ в ЭВМ с конвейерной выборкой команд и операндов.

На чертеже показана схема устройства для проверки полноты тестирования программ.

Устройство .цля проверки полноты тестирования программ содержит блок

1 памяти, сумматор 2, первый элемент 3 "àäåðæêè„ счетчик 4, регистр 5 адреса, схему 6 сравнения, второй эле-мент 7 задержки, элемент НЕ 8,, три2-- гер 9, элемент И 10, первый 11, третий 12, второй 13 и четвертый 14 переключатели.

Информационный вход устройства. вход запуска проверки устройства и вход синхронизации обмена соединены с соответствующими выходами ЦВМ 15 ,параллельно с ПЗУ 16 (или налацочным блОКОм памяти) содержащим ис следуемую программу, второй выход блока 1 памяти соединен с инструментальной ЗВМ 17, которая используется для подготовки устройства к работе и обработки полученных устройством результатов.

Устройство работает следующим образом.

Предварительно в блоке 1 памяти сбнуляются ьсе ячейки с помощью инструментальной ЭВМ 17. Далее переключателями 11 — 14 устанавливается один из возмсжнонъ1х режимов работы устройства: первый для ЦВМ, которая осуществляет выборку команд и операндов из памяти обычным способом, втОрОЙ для ЦВМв кОтсрая осуществляет выборку команд и операндов конвейерным способом, т.е. с опережением.

На чертеже верхнему положению переключателей I 1 — 14 соответствует второй режим, нижнему псложению— первый режим.

II 0

2О

ЗО

4О

5»

В первом режиме счетчик 4 переводится третьим переключателем 12 в режим параллельного -.-.,внесения информации, псступаюшей на его информационный вход. С выхода счетчика 4 информация поступает на регистр

5 адреса и записывается в него по переднему фронту сигнала синкрскизации обмена„ поступающему на тактовый вход регистра 5 адреса с выхода элемента 7 задержки. Время задержки этого элемента выбрано равным времени пере,цачи сигналов с информационногo II> ода на информационный выход счетчика 4. С выходя регистра 5 адреса информация поступает на адресный вход блока 1 памяти.

Далее на ЦВМ запускается тестируемая программа. Поскольку устройство подключено к адресной ма.гистрали и и тте е ЦВМ 1 5 паралл лько с ПЗУ 16, то одновремен-2Io с обращением ЦВМ 15 к некоторому адресу за командой или операндом происходит считывание по тому же адресу информапии из блока 1I памяти.Число, ."читанное из блока 1 памяти, поступает на первый вход с;;мматора

2,, где к нему прибавляется единица, постоянно подаваемая (схемной реализацией) на второй вход сумматора 2.

Получившееся число за.письгвается в блок 1 памяти по тому же адресу rro сигналу записи,, формируемому из сигнала считывания. ""-.àäepÿàHIIoão элементом 3 зад :-..ржки, элементом И 10.

Время задержки элемента 3 задержки высирается равным сумме времени считывания данных из блока 1 памяти и времени обработки этих данных на сумматоре 2.

Таким образом, каждая ячейка блока 1 памяти работает как счетчик числа обращений к ней. Разрядность блока 1 памяти соответствует максимально допустимому числу обращений к какой-либо команде (операнду) для тестирования программ. .".бьем блока 1 памяти равен объему ПЗУ 16.

Вс втОром режиме при конвейерном методе выборки счетчик 4 может работать в режимах счета и параллельного занесения. HpeI|IIapител2 но счетчик обнуляется (не показано).

Далее на ЦВМ за ускается тестируемая программа.. По 11ереднему фронт сиг1ьала синхронизяI .ê обмена счеI прибавля е I y o" -: t I,;

142 з686 мена. первого режима.

ВНИИПИ Заказ 4772/48 ТкРаж 704 Подписное

Ужгород, ул. Проектная, 4

Прокзн.-полигр. пр-тке, г. мому единицу. Сигнал синхронизации через элемент 7 задержки поступает на разрешающий вход схемы 6 сравнения. По переднему фронту сигнала синхронизации обмена триггер 9 сбрасывается. Если значение адреса на магистрали ЦВМ 15 и значение числа в счетчике 4 не равны, схема 6 сравнения вырабатывает сигнал, который устанавливает триггер 9 и переводит счетчик 4 в режим параллельного занесения, сигнал с инверсного выхода триггера 9 блокирует выработку сигнала "Запись" через элемент И 10.

По заднему фронту сигнала синхронизации обмена адрес текущего обмена переписывается в регистр 5 адреса.

Если адрес следующего обмена больше адреса предыдущего обмена на единицу, числа на информационных входах схемы 6 сравнения равны, триггер 9, сброшенный по переднему фронту сигнала синхронизации обмена, не устанавливается, а сигнал "Запись" поступает на блок 1 памяти, причем запись информации в блок 1 памяти происходит го адресу предыдущего обПоследовательность чтения и записи блока 1 памяти и работы сумматора во втором режиме аналогична последовательности чтения и записи блока 1 памяти к работе сумматора формула изобретения

Устройство для проверки полноты тестирования программ, содержащее блок памяти, сумматор и первый элемент задержки причем -вход запуска проверки устройства соединен с входом чтения блока памяти и входом первого элемента задержки, информационный выход блока памяти соединен с входом первого операнда сумматора, вход второго операнда которого соединен с входом единичного потенциала устройства, выход сумматора соедкнен с информационным входом блока памя10

50 тк, о тл ич а ющ е е с я тем, что, с целью расширения области применения за счет обеспечения контроля программ в ЭБМ с конвейерной выборкой, в него введены счетчик, регистр адреса, схема сравнения, второй элемент залержки, элемент

НЕ, триггер, элемент И, с первого по четвертый переключатели, причем вход адреса команды устройства сое— динен с информационным входом счетчика и первым информационным входом схемы сравнения, информационный

BhIxoiI счетчика соединен с BTopbM информационным входом схемы сравнения и информационным входом регистра адреса, вход синхронизации устройства соединен с размыкающим контактом первого переключателя, с тактовым входом триггера, через элемент НЕ с размыкающим контактом второго переключателя и через второй элемент задержки с замыкающим контактом второго переключателя и с тактовым входом схемы сравнения, выход несравнения которой соединен с единичным входом триггера и с размыкающим контактом третьего переклю-.ателя, общий и замыкающий контакты которого соединены соответственно с входом записи счетчика и шиной единичного потенциала устройства, общий и замыкающий контакты первого переключателя соединены соответственно со счетным входом счетчика и шиной нулевого потенциала устройства, общий контакт второго пер"ключателя соединен с входом записи регистра адреса, выход которого соединен с адресным входом блока памяти, инверсный выход триггера соединен с размыкающим контактом четвертого переключателя, общий и замыкающий контакты которого соединены соответственно с первым входом элемента И и шиной единичного потенциала устройства, выход первого элемента задержки соединен с вторым входом элемента И,выход которого соединен с входом записи бло. ка памяти.