Усилитель постоянного тока

Усилитель постоянного тока

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматиквд Цель изобретения г уменьшение смещения нуля и дрейфа нуляо Усилитель содержит коммутатор 1, модулятор 2, усилитель 3 переменного тока, де модулятор 4, фильтр 5 нижних частот , аналоговые запоминающие блоки 6 и 7, дифференциальный усилитель 8, г-р 9 управляющего напряжения, делитель 10 частоты, счетный триггер 11 и логические эл-ты И 12 и 13о В первый (второй) полупериод управляющего сигнала триггера 11 напряжение, обуславливающее смещение нуля и дрейф нуля (а также усиливаемое напряжение постоянного тока), последовательно модулируется , усиливается, выпрямляется и после фильтрации запоминается во второй половине первого (второго) полупериода управляющего сигнала. Затем запомненные напряжения поступают на выходной дифференциальный усилитель Цель достигается за счет того, что запоминание выходного напряжения фильтра 5 осуществляется только во второй половине полупериода управляющего выходного сигнала триггера 11 о § Это позволяет исключить влияние пере ходных процессов в модуляторе 2, уси-J лителе 3, демодуляторе 4 и фильтре 5 на результат запоминания напряжения смещения и дрейфа нуля 1 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4250614/24 09 (22) 27.05.87 (46) 23 ° 09.88. Вюл. У 35 (71) Львовский политехнический институт им. Ленинского комсомола (72) И.М,Бучма и 3.P.Mû÷óäà (53) 621.375,024 (088,8) (56) Авторское свидетельство СССР

Ó 1195414, кл, Н 03 F 3/38, 1984, (54) УСИЛИТЕЛЬ ПОСТОЯННОГО ТОКА (57) Изобретение относится к автомати. ке, Цель изобретения .. уменьшение смещения нуля и дрейфа нуля. Усили» тель содержит коммутатор 1, модулятор

2, усилитель 3 переменного тока, демодулятор 4, фильтр 5 нижних частот, аналоговые запоминающие блоки 6 и 7, дифференциальный усилитель 8, г р 9 управляющего напряжения, делитель 10 частоты, счетный триггер 11 и логи ческне зл ты И 12 и 13, В первый

„SU 1425808 А 1

Цель достигается за счет того, что запоминание выходного напряжения фильтра 5 осуществляется только во второй половине полупериода управляю щего выходного сигнала триггера 11. ж

Это позволяет исключить влияние пере. ходных процессов в модуляторе 2, уси Ц ф лителе 3, демодуляторе 4 и фильтре 5 на результат запоминания напряжения смещения и дрейфа нуля, 1 нл.

1425808

Затем напряжение с выходов первого и второго аналоговых запоминающих . блоков 6 и 7 поступает на входы дифференциального усилителя 8, на вы ходе которого получают

Изобретение относится к области автоматики и информационно-измерительной техники, может быть использовано для усиления напряжений постоянного тока малых уровней, например, в микро вольтметрах постоянного тока.

Цель изобретения уменьшение смещения нуля и дрейфа нуля.

На чертеже представлена структур ная электрическая схема усилителя пос

:тоянного тока, Усилитель содержит входной коммута» тор 1, выполненный с двумя входами и одним выходом, первый вход которого 15

:является входом усилителя постоянного тока, а второй вход эаземлен, мо

:дулятор 2, усилитель 3 переменного

: тока, демодулятор 4, фильтр 5 ниж- .

: них частот, первый 6 и второй 7 ана 20 логовые запоминающие блоки, выход ной дифференциальный усилитель 8, re" нератор 9 управляющего напряжения, делитель 10 частоты, счетный триггер

11 первый логический элемент И 12 и второй логический элемент И 13.

Усилитель работает следующим об.-., 1разом, Пусть в первый полупериод управ ляющего сигнала с выхода счетного (триггера 11 выход входного коммута» тора 1 подключается к своему заземпен ному входу. В этом случае напряжение, обуславливающее смещение нуля Ucv и дрейф нуля U модулируется моду- 35 лятором 2, усилйвается усилителем 3, выпрямляется демодулятором 4 и пос ле фильтрации фильтром 5 запоминается первым аналоговым запоминающим блоком 6 во второй половине полупе- 40 риода управляющего сигнала на выходе триггера 11. Это обеспечивается сигна лом, поступающим на управляющий вход первого аналогового запоминающего блока 6 с выхода первого логического 45 элемента И 12, на входы которого поступают сигналы с прямого выхода счетного триггера 11 и инверсного выхода делителя 10 частоты. Запоминание выходного напряжения фильтра 5 только во второй половине полупериода управляющего выходного сигнала счетно»

ro триггера 11 позволяет исключить влияние переходных процессов в модуляторе 2, усилителе 3, демодуляторе 55

4 и фильтре 5 на результат запоминания напряжения смещения и дрейфа ну ля. Если переходный процесс не успева ет закончиться эа первую половину полупериода управляюЩего сигнала с выхода триггера 11, то время запоминания можно уменьшить, используя многовходовые логические элементы

И 12 и 13, подключая их остальные входы к инверсным выходам других триггеров делителя 10 частоты, Эти связи на чертеже показаны пунктиром.

Таким образом, первый аналоговый за» поминаннций блок 6 запоминает напряжение

6 2 3 4 5(UQQ ф ) ° где К,К,К и К - коэффициенты пере дачи соответственно модулятора 2, усилителя 3, демодулятора 4 и фильт ра Бо

Во второй полупериод управляюще

ro сигнала с выхода счетного триггера 11 выход входного коммутатора 1 подключается к своему сигнальному входу. В этом случае усиливаемое напряжение постоянного тока Ц„ вместе с напряжением смещения нуля U и дрейфа нуля U p модулируются модулятором 2, усиливаются усилителем 3, выпрямляются демодулятором 4 и после фильтрации фильтром 5 запоминаются вторым аналоговым запоминающим бло ком 7 во второй половине второго по-, лупериода управляющего сигнала на выходе счетного триггера 11. Это обеспечивается сигналом, поступающим на управляющий вход второго аналого-. вого запоминающего блока 7 с выхода второго логического элемента И 13, на входы которого поступают сигналы с инверсных выходов счетного триггера 11 и делителя 10 частоты,.

Таким образом, на втором аналоговом запоминающем блоке 7 напряжение равно

7 2 3 4 5 Вх см ф Ь 117 116 Кз Я 3 4 5

" {Ueõ Ucì Ugp см фр

+ ему+ Up< "в (K Kg "4

+Ц +Ц

У 11р

1425808

Составитель Н Дубровская

Техред А.Кравчук

Редактор Е.Папп

Корректор М.Максимишинец

Заказ 4782/54

Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1130359 Москва, Ж-35 ° Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 где U — напряжение смещения диффес ренциального усилителя 8 совместно со смещением пер. вого и второго аналоговых ь Ф запоминающих блоков 6 и 7;

U — напряжение дрейфа нуля диф Гв ференциального усилителя 8 совместно с дрейфом первого и второго аналоговых эа-ц) поминающих блоков 6 и 7.

Предлагаемый усилитель постоянного тока обладает значительно меньшими смещением нуля и дрейфом нуля, не тре.15 бует индивидуального подбора элементов и настройки и может быть выпол нен в виде интегральной микросхемы.

Формула изобретения 2п

Усилитель постоянного тока. типа

И-ДМ, содержащий последовательно соединенные модулятор, усилитель пере менного тока и демодулятор, а также 25 фильтр нижних частот, первый аналого вый запоминающий блок и генератор уп» равляющего напряжения, выход кото» рого подключен к управляющим. входам модулятора и демодулятора, о т л и 3р ч а ю шийся тем, что, с целью уменьшения смещения нуля и дрейфа нуля, введены входной коммутатор, второй аналоговый запоминающий блок, выходной дифференциальный усилитель делитель частоты, счетный триггер, первый и второй логические элементы

И, при этом вход фильтра нижних час. тот подключен к выходу демодулятора, между выходом фильтра нижних частот и инвертирующим и неинвертирующим входами выходного дифференциального усилителя включены первый и второй аналоговые запоминающие блоки сооТ ветственно, к выходу генератора управляющего напряжения подключены после довательно соединенные делитель час тоты и счетный триггер, прямой и ин версный выходы счетного триггера со» единены соответственно с первыми вхо дами первого и второго логических элементов И и с первым и вторым уп равляющими входами входного коммута тора соответственно, выход которого соединен с входом модулятора, а ин версный выход делителя частоты сое динен с вторыми входами первого и вто. рого логических элементов И, выходы которых соединены соответственно с управляющими входами первого и второ» во аналоговых запоминающих блоков.