Дельта-модулятор

Дельта-модулятор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и технике связи. Использование изобретения в системах цифровой обработки случайных процессов позволяет повысить разрешающую ;способность И расширнть область применения за счет формирования выходных сигналов в смешанном.формате. Дельтамодулятор содержит арифметико-логические блоки 3,4, триггер 5, цифроаналоговый преобразователь 6, блок 7 мультиплексирования, буферные регистры 8,9 и блок 11 синхронизации. Благодаря введению аналого-цифрового преобразователя 1, блока 2 оператив- g ной памяти и группы 10 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ в дельта-модуляторе обеспечивается формирование выходных сигналов как в формате импульснокодовой модуляции, так и в формате многоуровневой дельта-модуляции. 2 3. п. ф-лы J 3 ил. (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН ч г, с / 01 5 >, Н 03 М 3/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ и А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

il0.ËEËÀÌ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4211884/24-24 (22) 12.01. 87 (46) 23.09.88. Бюл. № 35 (72) А.В.Тимченко и С.В.Тимченко (53) 621.376.56 (088.8) (56) 1. Доклады АН УССР, сер.А, 1983, N - 4, с. 73-77.

2. Авторское свидетельство СССР № 1112552, кл. Н 03 M 3/02, 1983.

3. Авторское свидетельство СССР

N - 1149411, кл. Н 03 M 3/02, 1982.

4. Авторское свидетельство СССР по заявке № 4047426/24,кл.Н 03 М 3/02, 1986., 5. Харатишвили Н.Г. Дифференциальная импульсно-кодовая модуляция, М.:

Радио и связь, 1982, .с.24, рис.2.1б.

6. Авторское свидетельство СССР по заявке ¹ 4101636/24,кл.Н 03 M 3/02, 1986. (54) ДЕЛЬТА-МОДУЛЯТОР (57) Изобретение относится к вычислительной технике и технике связи. Использование иэобретечия в системах цифровой обработки случайных процессов позволяет повысить разрешающую способность и расширить область применения за счет формирования выходных сигналов в смешанном. формате. Дельтамодулятор содержит арифметико-логические блоки 3,4, триггер 5, цифроанаI логовый преобразователь 6, блок 7 мультиплексирования, буферные регистры 8,9 и блок 11 синхронизации. Благодаря введению аналого-цифрового преобразователя 1, блока 2 оператив- g ной памяти и группы 10 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ в дельта-модуляторе обеспечивается формирование выходных С сигналов как в формате импульснокодовой модуляции, так и в формате многоуровневой дельта-модуляции.

2 з.п. ф-лы, 3 ил.

1425838

Изобретение относится к вычислительной технике и технике связи и может быть использовано в системах цифровой обработки стационарных случайных процессов в качестве модулятора для цифровых фильтров и корреляторов, работающих в смешанном формате.

Под форматом понимают способ пред- 10 ставления величин, подаваемых на входы устройств цифровой обработки сигналов. В смешанном формате работают устройства цифровой обработки сигналов, в частности цифровые фильт- 15 ры, в которых используются разные форматы для входного сигнала и имПульсной характеристики, или корреляторы, в которых одна из входных величин представлена при помощи импульсно-кодовой модуляции (ИКИ), а Вторая в формате многоуровневой дельта-модуляции или дифференциальной импульсно-кодовой модуляции (ИДИ или

ДИКМ) (1).

Цель изобретения — повышение разрешающей способности и расширение области применения за счет формирования выходных сигналов в смешанном формате.

На фиг. 1 приведена функциональная схема дельта-модулятора; на фиг. 2 и 3 — выполнения соответственно первого арифметико-логического блока мультиплексирования °

Дельта-модулятор содержит (фиг.1) 35 аналого-цифровой преобразователь (АЦП) 1, блок 2 оперативной памяти, первый и второй арифметико-логические блоки (АЛБ) 3 .и 4, триггер 5, цифроаналоговый преобразователь (ЦАП) 40

6, блок 7 мультиплексирования, первый и второй буферные регистры 8 и 9, группу 10 элементов НЕ и блок

11 синхронизации, На фиг. 1 обозначены вход 12 АЦП 1, вход 13, первый, вторые и третьи информационные выходы 14-16 и первый и второй тактовые выходы 17 и 18, а также первый — чет вертыи выходы 19-22 блока 11 синхронизации. 50

АЦП 1 преобразует в код разность между сигналами на своих информационных входах.

Блок 2 оперативной памяти служит

55 для запоминания кода с вьжодов АЦП 1 . и при необходимости — инвертирования знакового (старшего) разряда этого кода (если этот разряд для конкретного АЦП имеет уровни, инверсные по отношению к требуемым). На первом выходе блока 2 получается знаковый разряд кода, на вторых выходах — значение кода.

Первый АЛБ 3 выполнен (фиг.2) на группе 23 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, сумматоре 24, элементе ЗАПРЕТ 25 и элементе V. 26, На фиг, 2 обозначены управляющий:" вход 27, первые и вторые информационные входы 28 и 29, первый и второй выходы 30 и 31. Разрядность сумматора 24, и+1, где празрядность выходного кода в формате

ИКИ. Старший разряд вторых информационных входов 29 сумматора 24 соединен с источником логического "0".

Второй АЛБ 4 имеет аналогичное выполнение, но без элементов 25 и 26, а выходами блока 4 являются выходы всех разрядов сумматора 24, Блок 7 мультиплексирования выполнен (фиг.3) на элементе ИЛИ 32, группе 33 элементов ЗАПРЕТ, первой и второй группах 34 и 35 элементов И и группе 36 элементов ИЛИ.. Ha фиг.3 обозначены первые-третьи информационные входы 37-39, первый и второй управляющие входы 40 и 41 и вы ходы 42.

Блок 11 синхронизации формирует на своих выходах 19-22 сдвинутые последовательности импульсов.

Дельта-модулятор работает следующим образом.

По импульсу с выхода 20 блока 11

АЦП 1 преобразует разность между входным аналоговым сигналом U „(t) и аппроксимирующим напряжением U, на выходе ЦАП 6 в код, который записывается в блок 2 ".î импульсу с выхоца 21 блока 11. Блок 2 из выходного кода АЦП 1 формирует на первом выходе сигнал, соответствующий знаку разности входных сигналов АЦП 1, а на вторых выходах — код, соответствующий абсолютному значению указанной разности. Первый АЛБ 3 совместно с группой 10 и блоком 11 формиру-ет на выходах последнего кода абсолютного значения приращение выходного сигнала, которое одновременно со знаковым разрядом блока 2 фиксируется в регистре 8 и триггере 5 импульсом с выхода 19 блока 11 синхронизации.

Выходной сигнал триггера 5 и регистра 8 (выходы 14 и 15) является

1425838 выходным сигналом дельта-модулятора в формате МДМ, а импульс с выхода

19-тактовым выходом указанного формата. По сигналу с выхода 19 в ре5 гистре 9 фиксируется выходной сигнал устройства в формате ИКМ за предыдущий такт, в результате чего блок 4 иэ сигналов блоков 5, 8 и 9 выраба«тывает выходной сигнал в формате ИКМ текущего такта, который подтверждается импульсом, появляющимся на выходе 22 блока 11 после окончания суммирования в блоке 4. Выход 22 является тактовым выходом формата ИКМ. 15

Рассмотрим подробно, как происходит работа дельта-модулятора. Вначале рассмотрим его работу в режиме слежения за входным сигналом U» (t), величина которого не выходит за интервал 0, П„ ), причем нулевому значению аппроксимирующего напряжения

U соответствует нулевое значение входного кода преобразователя 6, а номинальному значению U> аппроксими- 25 рующего напряжения соответствует код

S -2 -1 на входах преобразователя и ,6 разрядностью и. В этом случае в регистре записано соответствующее значение кода Б, в регистре 8— абсолютное значение М-разрядного приращения и Б, входного сигнала за предыдущий период дискретизации, знак которого Е записан в триггере

5 Из указанных сигналов блок 4 вычисляет выходной сигнал S, = S +

+ ЬБ Е, в формате ИКМ, а ЦАП 6 вырабатывает некоторую величину аппроксимирующего напряжения П Е 0, П„

По импульсам с выходов 20, а затем

121 блока 11 величина разности напря- ° жений Пв„ -U6 преобразуется блоками

1 и 2 в код, в результате чего на разрядных (вторых) выходах последнего формируется M-разрядный код Ь Б,, соответствующий абсолютному значению 45 Ц „ -U (, а на знаковом(первом) pasряде последнего — сигнал, соответствующий знаку указанной разности Е>

sing (U+x -П ), причем знаку "+" соответствует сигнал логического "О", а знаку "-" — сигнал логической "1".

Указанные сигналы поступают на управляющий и первые входы АЛБ 3, предназначенного для определения при- б5 надлежности текущего отсчета входного сигнала интервалу (О, Up(На вторые входы АЛБЗ подаетсякод Б, аппроксимирующего напряжения Uq. Блок 3 сум» мирует коды S, и dS, . Если Б, + d S, °

Е, а О, то на выходе заема (втором выходе) блока 3 появляется сигнал логической единиць1 Up =1 и, соответственно, если S, + d S, Е S » то на выходе переноса (первом выходе) блока 3 появляет я сигнал Up., В случае, гс. 0 » S, + Ь Б, Е(- Бн блок 3 вырабатывает сигналы Up

=U + = . Допустим, что в данном периоде дискретизации выполняется последнее условие. Тогда выходной код блока 7 равен d S = d S, . IIo импульсу с выхода 19 блока 11 сигналы Е. и с

Ь S, записываются в триггер 5 и регистр 8 соответственно, а в регистре 9 фиксируется соответствующее данному периоду дискретизации значение выходного кода S, в формате ПКМ. В случае, если Е,-d S, > О, то соответ— ствующее значение -напряжения Ц увеI личивается, а в случае, если 6S, Е,= (О, указанное значение уменьшается, чем обеспечивается слежение аппроксимирующего сигнала П эа входным сигналом U,„„(e). Таким образом, на выходах 14 и 15 по сигналу с выхода

17 появляется значение сигнала, соответствующего знаковому разряду и приращению входного сигнала, т.е. формируется выходной сигнал в формате МДМ.

Через некоторый интервал времени, достаточный для выполнения операции суммирования в блоке 4, на выходе последнего формируется выходной синнал в формате ИКМ, что подтверждается импульсом, формируемым в этот момент времени на выходе 18.

Допустим, что в некотором К-м интервале дискретизации Usq(<) > Ь „.

Тогда на выходе переноса АЛБ 3 появляется сигнал U>+ = 1. В этом случае при записи в регистр 8 выработанного блоком 2 значения кода Л Б происходит переполнение сумматора в

АЛБ 4, что в конечном итоге приводит к сбою, или автокслебательному режиму работы дельта-модулятора. Для исключения переполнения блока 4 максималь- ное значение, которое может быть за- . писано в регистр 8, равпо дополнению

d S выходного кода блока 4 до номид нального S . Такое дополнение формируется группой 10 элементов НЕ из выходного кода блока ° путем инвертирования M младших разрядов последнего, т.е. максимальное значение допол1425838 нения равно максимальному значению кода на разрядных выходах блока 2

Sb = 2 — 1. Блок 7 по сигналу

U,+ =1 переключается в положение, при

5 котором на его выход передается выходной сигнал Ь S группы 10,, который и записывается в регистр 8, чем обеспечивается отсутствие сбоя в выходном сигнале устройства: выходной сигнал в формате ИКМ равен Sz SД g (UsX Н6) SH9 а выходной сигнал в формате ИД11

5 S „= о Бд sign (Ue„-U ) . В дальнейшем работа дельта-модулятора при

U „3 U происходит аналогично. В случае, если в следующем периоде дискретизации Us < Uz блок 3 формирует сигнал U =О и работа устройства не отличается от описанной в режиме сле- 20 жения за входным сигналом.

Допустим, что в j-м периоде дис— кретизации Us„ О. Это приводит к тому, что на выходе заема блока 3 формируется сигнал U = 1. В этом слу- 25

P чае запись в регистр 8 выработанного блоком 2 значения кода также приводит к сбою. Для предотвращения указанного сбоя максимальное значение

Л Б, которое можно записать в регистр 8 с учетом фиксации знака

sign (U s„ -U ) минус в триггере 5, равно выходному значению кода в формате ИКИ, сформированного сумматором в АЛБ 3. В этом случае блок 7 по сигналу U = 1 переключается в

Р положение, при котором на его выхо1 дах формируется сигнал b S> =S>-i который и записывается по импульсу на выходе 19 блока 11 в регистры 8 и 9, что с учетом знакового разряда на выходе триггера 5 приводит к формированию нулевого значения выходного кода блока 4 в формате ИКИ 81

+sign (Usx 06) hSj =S J +

+(-S, ) = О, На выходах 14 и 15 при этом формируется выходной сигнал устройства в формате МДМ, равный

-S> .В дальнейшем при Vsx О работа дельта-модулятора происходит аналогично. Если в следующие периоды дискретизации Н .. О, то сигнал Нр =0 и устройство возвращается в режим слежения за входным сигналом.

Таким образом, выходной сигнал устройства в формате ИДМ соответствует дельта-модулятору с центральным подавлением слабых сигналов j5j и равномерным квантованием, при этом в режиме молчания на указанном выходе формируется последовательность шагов квантования входного сигнала

Eh, 1= 103.

Сумматор 24 выполняет операция суммирования выходного сигнала дельтамодулятора в формате ИКМ, представленного всегда в прямом п-разрядном коде, с сигналом приращения входного сигнала с выходов блока 2, представленного в прямом M-разрядном коде со знаковым разрядом. В группе 23 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ сигнал приращения преобразуется в свое (n+1)— разрядное дополнение (если ЬЬ E <О) или передается группой 23 без изменекий на первые информационные входы сумматора 24. Результат суммирования, возникающий в его (n+1)-M разряде, используется для выработки сигнала переполнения (при Е Ь S > > 0) и сигнала заема (при Е ЬБ„(О) .

Таким образом, в дельта-модуляторе формирование Ид1 последовательности позволяет при высоком быстродействии повысить разрешающую способность, а одновременное использование последовательностей ИДМ и И1И обеспечивает использование дельта-модулятора в устройствах цифровой обработки сигналов в смешанном формате..

Кроме того, дельта-модулятор обладает повышенной достоверностью преобразования информации и за счет исключения возможных сбоев или автоколебаний при несоотве ствии входного сигнала заданному диапазону изменения.

Следует отметить, что простое блокирование сумматора в АЛБ 4 в таких случаях не позволяет достичь достоверного входного сигнала дельта-модулятором, так как в этом случае невозможно сформировать выходной сигнал в формате ИДМ, соответствующий заданному диапазону изменения входного сигнала.

Формула и з о б р е т е н и я

1. Дельта-модулятор, содержащий цифроаналоговый преобразователь, триггер, выход которого является первым информационным выходом дельтамодулятора, блок мультиплексирования, первый и второй арифметико-логические блоки, первый и второй буферные регистры и блок синхронизации, первый

1425838 выход которого подключен к Входам синхронизации буферных регистров, выходы второго арифметико-логического блока соединены с информационны5 ми входами второго буферного регистра, отличающийся тем, что, с целью повышения точности и расширения области применения за счет формирования выходных сигналов tO в смешанном формате, в дельта-модулятор введены блок оперативной памяти, .группа элементов НЕ и аналого-цифровой преобразователь, первый информационный вход. которого является входом 15 дельта-модулятора, выходы аналого-цифрового преобразователя соединены с информационными входами блока оперативной памяти, первый выход которого подключен .к информационному входу триггера и управляющему входу первого арифметико-логического блока, первый и второй выходы которого соединены с одноименными управляющими входами блока мультиплексирования, вторые выходы блока оперативной памяти подключены к соответствующим первым информационным входам первого арифметико-логического блока и блока мультиплексирования, выходы ico-, торого соединены с информационными Ро входами первого буферного регистра, выходы которого подключены к первым информационным. входам второго арифметико-логического блока и являются вторыми информационными выходами 35 дельта-модулятора, выходы второго арифметико-логического блока являются третьими информационными выходами дельта-модулятора и подключены к вторым информационным входам первого 40 арифметико-логического блока и блока мультиплексирования, входом цифроаналогового преобразователя и группы элементов НЕ, выходы которых соединены с третьими информационными входами 45 блока мультиплексирования, выходы второго буферного регистра соединены с вторыми информационными входами второго арифметико-логического блока, управляющий вход которого подключен к выходу триггера, первый выход блока синхронизации является первым тактовым выходом дельта-модулятора и подключен к входу синхронизации триггера, выход цифроаналогового пре-55 образователя и второй и третий выходы блока синхронизации соединены со— ответственно с вторым информационньм управляющим входами аналого-цифроЕЕоЕ о преобразователя и управляющим входом блока оперативной памяти, четвертый выход блока синхронизации является вторым тактовым выходом дельта-модулятора.

2. Дельта-модулятор по п.1т о тл и ч а ю шийся тем, что первый арифметико-логический блок выполнен на сумматоре, элементе ЗАПРЕТ, элементе И и группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, информационные входь. которых являются первыми информационными входами блока. выходы группы элементов ИСКЛЮЧАЮЦЕЕ ИЛИ соединены с первыми информационными входами сумматора, вторые информационные входы которых являются одноименными входами блока, вход перекоса сумматора объединен с управляющим входом группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, запрещающим входом элемента ЗАПРЕТ и первым входом элемента И и является управляющим входом блока, выход старшего разряда сумматора подключен к разрешающему входу элемента ЗАПРЕТ и второму входу элемента И, выходы которого являются соответственно первым и вторым выходами блока, 3. Дельта-модулятор по п.1, о тл и ч а ю шийся тем, что блок мультиплексирования выполнен на группах элементов И, группе элементов

ИПИ, группе элементов ЗАПРЕТ и элементе ИЛИ, выход которого соединен с запрещающими входами элементов

ЗАПРЕТ группы, разрешающие входы ксторых и первые входы элементов И первой и второй групп являются соответственно первыми-третьими информационными входами блока, первый и второй -входы элементов ИЛИ объединены с вторыми входами элементов И соответственно второй и первой групп и являются соответственно первым и вторым управляющпл1и входами блока,. выходы элементов ЗАПРЕТ группы и элементов И первой и второй групп подключены соответственно к первымтретьим входал1 одноименных элел1ентов

ИЛИ группы, выходы которых являются выходами блока.

1425838

Подписное

Тираж 928

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Редактор А.Ворович

Заказ 4783/55

Составитель О.Ревинский

Техред Л.Сердюкова Корректор С.черни