Устройство для управления многокоординатным оборудованием

Устройство для управления многокоординатным оборудованием

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике числового программного управления станками. Целью изобретения является повышение производительности оборудования за счет снижения выходной частоты . Устройство содержит вычислительный блок - ЭВМ 1, рассчитываюп(ий многоразряднь1е коды приращений координат , канал связи 2, блок управления 3, три координатных канала 5,6,7, осуществляющих линейную микроинтерполяцию приращений, и канал 4 времени цикла интерполяции. Устройство позволяет изменять программно время цикла интерполяции, что снижает неравномерность выходных импульсов, уменьшает ограничения на скорость подачи станка с ЧПУ и повышает его производительность. 1 з.п. ф-лы, 7 ил. (Л 4 to со оо 4 Фиг.1

СОЮЗ СО8ЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУ БЛИН (g)) 4 6 05 В 19/417

ОПИСАНИЕ ИЗОБРЕТЕНИЯ .

Н д BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4174805/24-24 (22) 04.01.87 (46) 30.09.88. Бюл. ¹ 36 (71) Харьковский политехнический институт им ° В.И.Ленина (72) В.М.Мурза,, Ю.А.Раисов и А.Г.Середкин (53) 621.503.55(088.8) (56) Авторское свидетельство СССР № 732818, кл. G 05 В 19/18, 198!.

Заявка Японии № 5343629, кл. G 05 В 19/!8, 1979. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ МНОГОКООРДИНАТНЬИ ОБОРУДОВАНИЕМ (57) Изобретение относится к технике числового программного управления

„„SU„„1427334 А 1 станками. Целью изобретения является повышение производительности оборудования за счет снижения выходной частоты. Устройство содержит вычисли) ельный блок — ЭВМ 1, рассчитывающий многоразрядные коды приращений координат, канал связи 2, блок управления

3, три координатных канала 5,6,7, осуществляющих линейную микроинтерполяцию приращений, и канал 4 времени цикла интерполяции. Устройство позволяет изменять программно время цикла интерполяции, что снижает неравномерность выходных импульсов, уменьшает ограничения на скорость подачи станка с с ЧПУ и повышает его производительность. з.п. ф-лы, 7 ил.

1427334

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах числового программного управления.

Бель изобретения - повышение производительности оборудования за счет снижения выходной частоты.

На фиг. l приведена структурная схема предлагаемого устройства; на 10 фиг.2 — схема блока управления; на фиг.3 — схема делителя с переменным коэффициентом деления; на фиг.4схема делителя частоты; на фиг.5схема преобразователя кода; на фиг.6 15 и 7 — временные диаграммы, поясняющие работу устройства в целом и делителя частоты, Устройство управления многокоординатным оборудованием содержит вы- 20 числительный блок 1 (ЭВМ) с каналом

2 связи, блок управления 3, канал времени цикла 4, три аналогичные канала координат Х, Y соответственно

5, 6, 7, буферный 8 и рабочий 9 ре- 25 гистры времени цикла, генератор им-, пульсов 10, делитель с переменным коэффициентом деления 11, в каждом координатном канале буферный 12 и рабочий 13 регистры приращения коорди- 30 наты, преобразователь кода 14 и делитель частоты 15, в составе вычисли1 тельного блока 1 (ЭВМ) центральный процессор !6, оперативное запоминающее устройство (ОЗУ) 17, постоянное запоминающее устройство (ПЗУ) 18, тройство управления вводом-выводом

19, устройство ввода программ 20, устройство управления пультовым терминалом 21, пультовой терминал 22. q0

Устройство содержит также линию сброса 23, линию таймера 24, шину 25, линии связи 26, 27. Блок управления 3 содержит канальные приемники 28, элементы И 29, 30, триггеры 31, 32, 33, элемент задержки 34, шинный формирователь 35, дешифратор 36. Делитель с переменным коэффициентом деления 11 содержит первый 37 и второй 38 счетчики импульсов. Делитель частоты 15 содержит три элемента И с инверсией

39, 40, 41, счетчик 42, элемент задержки на RC-цепи 43, инвертор 44.

Преобразователь кода 14 состоит из первого 45 и второго 46 счетчика импульсов. Делитель частоты 15 имеет входы 47, 48.

Входы буферных регистров 8, 12 соединены шинами с линиями данных — адреса канала 2 ЭВМ 1, выходы — с входами рабочих регистров 9, 13. Первые входы преобразователя кода I4 шийой соединены с первыми выходами рабочих регистров координат 13. Первйй вход делителя частоты 15 связан . линией

v . с выходом преобразователя кода 14, а с выходов сигналы поступают на выход интерполятора: Первые входы делителя с переменным коэффициентом деления 11 шиной связаны с выходами рабочего регистра времени цикла 9, второй вход— с выходом генератора 10. Выход делителя с переменным коэффициентом деления ll подключен к преобразователям кода 14 каждого координатного канала.

Выходы блока управления подключены к буферным регистрам 8, 12, а входы— к каналу 2 ЭВМ 1.

Устройство работает следующим образом.

После включения устройства управления многокоординатным оборудованием

ЭВМ 1 вырабатывает сигнал сброс, по которому обнуляются буферные 8, 12 и рабочие 9, 13 регистры, автоматически запускается программа, хранящаяся в

ПЗУ 18 Сигналы на первых выходах преобразователей кода 14 и выходах делителей частоты 15 отсутствуют.

Через фиксированные промежутки времени на втором выходе преобразователей кода 14 вырабатывается сигнал начала цикла интерполяции. Этот сигнал по линии 24 осуществляет запись информации из буферных регистров 8, 12 в рабочие 9, 13, а также поступает в канал 2 ЭВМ 1 на линию таймера. Первоначально прерывание программы блока

1 запрещено и реакция блока 1 на сигнал по линии таймера отсутствует.

По командам оператора, подаваемым с пультового терминала 22, сначала вводится управляющая программа (УП)

ЧПУ с устройства ввода программ 20, производится ее синтаксический контроль. Затем производится пуск интерполяции. Разрешается прерывание программы. По каждому сигналу на линии

24 (линии таймера в канале 2) ЭВМ 1 загружает буферные регистры 12 многоразрядными приращениями координат н буферный регистр 8 многоразрядным кодом, определяющим в конечном счете, интервал выдачи сигналов по линии связи 24. Загружаемые величины рассчитываются ЭВМ 1 по алгоритмам линейной или круговой интерполяции с

142733 многоразрядными приращениями в течение предыдущего цикла интерполяции.

Содержимое буферного регистра времени цикла изменяется только к концу уча5 стка интерполяции (кадра интерполяции} для снижения неравномерности.

Отметим также, что по сигналу на линии 24 информация из буферных регистров 8, 12 будет переписана в рабочие 10 прежде, чем произойдет загрузка первых от блока 1. Это определяется временной задержкой в ЭВИ 1 на сигнал прерывания по.линии таймера. Буферные регистры 8, 12 предназначены для воэ- 15 можности быстрой загрузки информацией рабочих регистров 9, 12 1за один такт генератора 101. Приращения координат из рабочих регистров 13 за время цикла преобразуются в унитар- 20 ный код преобразователями кодов 14.

Делитель частоты 15 снижает неравномерность следования импульсов в течение цикла интерполяции путем деления на четыре, а также переключает им- .- 25 пульсы на выход в положительном или отрицательном направлениях в зависимости от состояния старшего бита регистров 13, прямой и инверсйый выходы которых соединены с входами 47, 48 30 делителей частоты 15. Координатные каналы вместе осуществляют линейную микроинтерполяцию приращении по принципу двоичных умножителей. Однако скорость микроинтерполяции будет зависеть от двух факторов — величины кодов в регистрах приращений и выходной частоты делителя с переменным коэффициентом деления 11, которая при постоянной частоте генератора 1О за- 40 висит от содержимого регистра 9. Работа устройства поясняется временными диаграммами на фиг.б и 7. Для наглядности принято; что за время цикла Е делителем с переменным коэффи- -45 циентом деления 6. вырабатывается 32 импульса, а в рабочем регистре приращения координаты хранится число 17 °

На фиг,2 приведен пример реализации схемы блока управления. Канальные 5О приемники 28 предназначены для усиления и инверсии сигналов канала. На элемент И 29 поступают 3-12 разряды адреса-данных и сигнал ВУ вЂ” внешнее устройство, который является логиче-. ским объединением по И сигналов на линиях 13-15 адреса данных, вырабатьг вается блоком 1 и обозначает, что пропроисходит обращение к .внешнему уст4

4 ройству. Для регистров 8, 12 выбраны адреса 177760-177776 (восьмеричные числа), При обращении к этим адресам в адресной частиц цикла обмена с блока 1 íà D-вход триггера 31 поступает

"1". Сигнал СИА, вырабатываемый центральным процессором, 16 при передаче адреса, фиксирует факт выборки устройства в триггер 31, а также адрес регистра в триггерах 32, 33. При передаче данных центральным процессорам вырабатывается сигнал вывод, который при условии выборки устройства через элемент И 30, элемент задержки 34, шиннь|й формирователь 35 поступает в канал 2 блока 1 и подтверждает выборку, а также включает дешифратор 36.

В зависимости от значений лйний ДА02, ДА01 на одной из четырех выходных линий дешифратора 36 появляется сигнал, по которому будет произведена запись данных в один иэ четырех буферных регистров 8, 12. Элемент задержки 34 необходим для надежной записи данных из канала -2 3ВМ 1 s буферные регистры.

На фиг.3 приведен пример реализации схемы делителя с переменным коэффициентом деления !1. Он состоит иэ последовательно соединенигх счетчиков 37 и 38. По линия 26 на первый счетчик поступают импульсы с генератора импульсов 10, по шине 27 — код числа N, определяющий выходную частоту на линии 27. По каждому выходному импульсу производится запись параллельного кода из буферного регистра времени цикла в счетчики 37 и 38

N по шине 25. Поэтому fgyy = fp

256 где f — частота генератора.

На фиг.4 приведена схема делителя частоты 15, содержащая элементы И с инверсией 39-41, счетчик 42, элемент задержки на RC-цепи 43 и инвертор 44.

Делитель частоты 15 делит на четыре выходную частоту преобразователя кода

14 для снижения неравномерности, а также распределяет импульсы по двум каналам в зависимости от знака приращения. Особенностью схемы является то, что при изменении знака приращения информации, хранимая в счетчике, не теряется и правильно отрабатывается.

По линии 49 поступают сигналы из преобразователя кода 14. Если приращение положительно, то на линии 47, "

l 427334

256

Ч=

Y jan у» + ЫЧ Н

Z t ) = Zq +Q.z Н „sg, Х;,, =Х;+

+ Y

Д C(+ q

"1", а на линии 48 — "0", счетчик работает на суммирование ° При отрицательном знаке приращения на линии

47 — "0", на линии 48 — "1" и счетчик работает на вычитание. После выдачи каждого импульса на выход Х или

-Х в счетчик 42 записывается в режиме параллельной записи число 1011 (одиннадцать). При этом на выходах -Х и тХ вЂ” "1", на входе Ъ счетчика 19 " также "1", С приходом четвертого импульса на линии +Х появится уровень

"0". Через время задержки, определяемое RC-цепью, на вход Y счетчика 42 поступит сигнал "0", устанавливающий счетчик 42 в состояние 1011. При отрицательном знаке приращения счетчик работает на вычитание и с прихо— дом четвертого импульса нулевой уровень появится на линии -Х. В остальном — аналогично предыдущему случаю.

Таким образом, выходные сигналы устройства передаются в приводы уровнем

"0", Работа схемы при изменении знака приращения демонстрируется диаграммой на фиг.6. В предлагаемом примере изменение знака наступило в тот момент, когда в счетчике 42 хранилось число 12, В этом случае на линии -X появится сигнал только с приходом пятого импульса, появившегося после перемены знака приращения. Таким образом, исключается потеря информации при перемене знака приращения.

На фиг.5 приведена схема преобразователя кода 14. Схема содержит два счетчика 45 и 46. По линии 27 поступают импульсы иэ делителя с переменным коэффициентом деления 11. На выходе Al счетчика 46 эа время цикла появится число импульсов, задаваемое кодом из рабочего регистра. Эти выходы соединены с делителями частоты

15. На линии 24 появляется сигнал начала рабочего цикла через каждые 4096 импульсов, по которому заполняется рабочие регистры и прерывается программа 3ВМ 1.

Регистры координатных каналов 13разрядные. 1-12 разряды — приращение по координате в прямом коде, соединяются с 0-11 разрядами шины адресаданных канала 2 3В1 1, 13 разряд— знак приращения, соединяется с

15 разрядом адреса — данных. На преобразователь кода 14 поступают 12 разрядов кода, причем младшие р аз ряды кода соединяются с нижними линиями на фиг.5, старшие — с верхними. Тринадцатый разряд регистров 13 (прямой и инверсный выходы) поступает на входы делителя частоты 15 по линиям 47, 48.

Регистры времени цикла — восьмираэрядные, входы буферного регистра 8 соединены с 0-7 разрядами шины адреса — данных канала 2 блока 1. Время рабочего чикла определяется формулой где N — код в рабочем регистре време15. ни цикла 9; — частота генератора 10.

Пусть выбрано основное время цикла и рассчитан код, который будет выдаваться при расчете приращений по алгоритму интерполяции. Блок 1 производит интерполяцию с многоразрядными прираЩениями, вычисляя приращения координат за базовое время цикла j-o .

Способ интерполяции не имеет существенного значения. Напр ыер, хорошие результаты дает расчет по формулам

Эйлера при линейной интерполяции:

ХИ Yl: Е-. о Ч =

L L

В

Xj+g = X; + x Н,.„ где Хк 7к, Z q — координаты конечной точки, L — длина участка интерпо @ ляции; о(у Н j+< =6Yj g 0(g Нj,+4

=67;» q с(z Hj < = 5 Z i+q приращения кокоординат X, Y, Z; i — номер шага;

H>., вЂ,.еремещение по контуру интерполяции эа время цикла . Величины о, ñ <, Qz рассчитываются один раэ для всего участка интерполяции) кадра

VII). Разгон и торможение производится путем изменения H.

Для круговой интерполяции в плос50 кости высокой точностью обладает алгоритм с чередованием порядка расчета приращений второго порядка, в котором для нечетных шагов применяются формулы:

Н +

1427334

Д 1+л = Д «+« Xi+

Y(i« = Y1 -И«+«, 1 I

Л Х«.« = Yj+«, Х j«« = Х +

0(Ч

+ 4X«+ « для четных:

H«+g с

Ь «2 Yi Y«++«

ДХ .2 Х.

2 Х

ЬХ„+ =34«2Y«+р, X«+g = X«+«+ 15

+ДХ « +g

Д Y j«.2 = Х«.+2, (+2 = 1 (+й

20 и! -х где R — радиус интерполируемой окруж-. ности, звездочкой отмечены вспомогательные величины, не вьдаваемые ЗВМ в микроинтерполятор;

Н;=П; Г, где U — - скорость;

2 - базовое время цикла интерполяции.

Методическая ошибка по радиусу алгоритма круговой интерполяции не превышает величины Н /16R .

Контроль выхода в конечную точку производится по максимальной координате, Д M» = M» — M, где M» — конечное значение максимальной координаты;

M — текущее значение максимальной координаты. Начальное значение макси40 мальной координаты 1 М в кадре берется равным значению приращения соот-. ветствующей координаты на последнем шаге интерполяции предыдущего кадра.

Если разница между конечным и текущим значениями максимальной координаты меньше 2ЬМ, то это означает, что будет рассчитываться последний шаг интерполяции в кадре. Иначе производятся расчеты по алгоритму линейной интерполяции. При этом приращение наибольше координаты будет также именоваться дМ». Выдача приращений и базового кода N,. времени цикла интерполяции производится по сигналу íà 55 линии таймера канала ЭВМ.

При круговой интерполяции контроль выхода в конечную точку производится по контуру.Рассчитывается величина

А — расстояние от текущей точки интерполяции до конечной точки. Если

А меньше модуля удвоенного кода скорости Н, то это означает, что будет производиться последний шаг кадра.

Иначе — расчет по алгоритму интерполяции и вьдача по сигналу таймера.

Величина А рассчитывается по приближенной формуле: A = Y B< +M B + 0,38М с точностью до 4Х где Б — соответствует координате, разность между текущим и конечным значениями которой по модулю больше, чем для другой координаты, которой соответствует числу M т.е. всегда В 7 M.

На последнем шаге интерполяции для линейной и круговой интерполяции рассчитываются приращения, обеспечивающие точный выход по координатам в конечную точку. При этом для снижения скачка скорости рассчитывается код

А

N» N» = Np —, где N, — базовый

HH, код времени цикла; Н» — код скорости на предпоследнем шаге интерполяции.

При линейной интерполяции А =h M», H» = Д М расчеты по максимальной координате.

Степень снижение неравномерности зависит от точности вычислений и разрядности регистра времени цикла. В данном варианте реализации неравномерность снижается в 8-12 раз.

В устройстве для управления многокоординатным оборудованием легко увеличить количество управляемых коорди"

М нат путем добавления соответствующего числа координатных каналов. При этом соответствующим образом должно быть увеличено количество выходов блока управлен.«я 3, что не представляет трудности.

Формула изобретения

1. Устройство для управления многокоординатным оборудованием, содержащее вычислительный блок с каналом связи, генератор импульсов, а в каждом координатном канале - последовательно соединенные рабочий регистр приращения координаты и преобразователь кода, отличающееся тем, что, с целью повышения производительности оборудования за счет сни.— жения выходной частоты, в устройство

1427334

i0 введены блок управления, буферный и рабочий регистры времени цикла, делитель с переменным коэффициентом деления, а в каждый координатный канал— буферный регистр приращения координаты и делитель частоты, первый вход: которого соединен с первым выходом преобразователя кода, блок управления соединен шиной с каналом вычисли- g тельного блока, первые входы буферных регистров кая цого координатного кана= лам и буферного регистра времени цикла соединены шиной с линиями данных — адреса канала вычислительного блока, выходы буферных регистров — с первыми входами рабочих регистров каждого координатного канала, первые выходы преобразователей кода соединены с первыми входами делителей час- 2() тоты, выходы которых подключены к выходам устройства второй и третий выходы рабочих регистров соединены соответственно с вторым и третьим входами делителей частоты, 25 генератор импульсов подключен к пер" вому входу делителя с переменным ко" эффициентом деления, выход которого соединен с вторыми входами преобразователей кодов каждого координатного О канала, второй выход преобразователя кодов одного из координатных каналов соединены с вторыми входами рабочих регистров каждого координатного канала и с первыми входами рабочего реги-. стра времени цикла, а также с линией таймера канала вычислительного блока, первый выход блока управления подключен к второму входу буферного регистра времени цикла, второй, третий и четвертый выходы - к вторым входам буферных регистров координаты соответственно первого, второго и третьего координатных каналов, шина

"Сброс" канала вычислительного блока подключена к третьему входу буферного и к второму входу рабочего регистров времени цикла и к третьему входу регистров каждого координатного канала, выходы буферного регистра времени цикла соединены с третьими входами рабочего регистра времени цикла, выходы которого подключены к вторым входам делителя с переменным коэффициентом деления.

2. Устройство по п,1, о т л и ч аю щ е е с я тем, что делитель час-. тоты в каждом координатном канале содержит три элемента И с инверсией, инвертор, счетчик импульсов и элемент задержки, причем первые входы перво"

ro и второго элементов И с инверсией соединены с вторым и третьим выходами рабочего регистра приращения координаты соответственно, вторые входы соединены между собой и с выходом преобразователя кода, а выходы первого и второго элементов И с инверсией соединены соответственно с первым и вторым входами счетчика импульсов, первый и второй выходы счетчика импульсов соединены с первым и вторым входами третьего элемента И с инверсией соответственно и с выходами устройства, а выход — с входом элемента задержки, выход которого соединен с входом инвертора, выход инвертора соединен с входом инвертора, выход инвертора соединен с третьим входом счетчика импульсов.

1427334.1427334 1427334

ЗыкИ,&ама 5 лерф и йиаа Ма а

Составитечь И Швец

Техред А.Кравчук Корректор Г.Решетник

Редактор M.Òoâòèí

Заказ 4850/43 Тираж 866 Подписное

В11ИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Сиг цм

/70фи/аа иу 1 рил ия РФ

1 2 3 И 5 а 7 6 Я И И Qt3И М5ЮП/ВВ202122ПМима2ВгЗЗая

Зыкад Зал а а

Au ад брал а й