Устройство для приема и обнаружения комбинации двоичных сигналов

Устройство для приема и обнаружения комбинации двоичных сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к связи и может быть использовано в устройствах обработки дискретных сообщений для обнаружения составной комбинации при независимом моменте ее прихода в потоке двоичных сигналов и обрй

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„, 1429148 А 2 (so 4 С 08 С 19/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ..с

1 с

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

2f ии

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 1156110 (21) 4210871/24-24 (22) 08.01.87 (46) 07 ° 10.88. Бюл. У 37 (72) А.Ф.Кулаковский (53) 621.398(088.8) (56) Авторское свидетельство СССР

Р 1156110, кл. G 08 С 19/28, 1984. (54) УСТРОЙСТВО ДЛЯ ПРИЕМА И ОБНАРУЖЕНИЯ КОМБИНАЦИИ ВОИЧНЫК СИГНАЛОВ (57) Изобретение относится к связи и может бьггь использовано в устройствах обработки дискретных сообщений для обнаружения составной комбинации при независимом моменте ее прихода в потоке двоичных сигналов и обра1429148

Зованной из частичных комбинаций, лучайно выбираемых иэ алфавитов. ель изобретения — повышение инфорМативности устройства путем уменьшеНия объема данных, загружаемых в устройство для приема и обнаружения комбинации двоичных сигналов, за счет программирования таблиц корреляционных кодов в блоке памяти 6, программатором 17. Дпя настройки уст,. ройства на прием и обнаружение составной комбинации двоичных сигналов,, образованной из частичных комбинаций, случайно выбираемых из алфавитов

;комбинаций известного вида, от внешнего устройства требуется загрузка, только алфавитов частичных комбинаций . в блок памяти 16, объем которых существенно меньше объема корреляционных таблиц. Таблицы корреляционных кодов формируются программатором 17 путем сравнения методом максимального правдоподобия всех разрядных двоИзобретение относится к связи и может использоваться в устройствах обработки дискретных сообщений для обнаружения составной комбинации при неизвестном моменте ее прихода в потоке двоичных сигналов и образованной из частичных комбинаций, случайно выбираемых из алфавитов комбинаций известного вида, и является усовершенствованием устройства по авт.св. - 1156110.

Целью изобретения является повышение информативности устройства путем уменьшения объема загружаемых данных.

Основное устройство анализирует поток двоичных сигналов, сопровождаемых тактовыми импульсами и в каждом тактовом интервале вычисляет число информационных позиций, на которых выборочная комбинация совпадает с эталоном, т.е. с подлежащей обнаружению комбинацией. Принимаемые двоичные сигналы записываются в первый блок памяти таким образом, что последний в каждом тактовом интервале содержит

25 ичных наборов слова выборочной комбинации с эталонами алфавита частичной комбинации. В рабочем режиме коды слов выборочной комбинации, формируемых из потока принимаемых двоичных сигналов "0", "1",блоком памяти 1, регистром 2, триггером 3 и коммутатором 4 поступают через коммутатор 5 вместе с кодом номера слова выборочной комбинации из счетчика 8 на адресные входы блока памяти 6 и считывают на его выходы корреляционное число, равное числу информационных позиций, на которых слово выборочной комбинации совпадает с наиболее близким эталоном соответствующего алфавита частичной комбинации. Решение об обнаружении составной комбинации принимается пороговым элементом

12, если сумма корреляционных чисел для всех слов выборочной комбинации, накопленная сумматором 10,не меньше заданного порога. 1 з.п. ф-лы,7 кл, N-разрядную выборочную комбинацию, образованную двоичными сигналами,принятыми в данном и в N-1-м предыдущих тактовых интервалах (N — длина эталона). Выборочная комбинация хранится в первом блоке памяти qm-разрядными словами, причем N = qm, В течение тактового интервала (интервал между соседними тактовыми импульсами) слова выборочной комбинации последовательно считываются на выход первого блока памяти и через второй коммутатор поступают на младшие адресные входы второго блока памяти, HB старшие адресные входы которого через второй коммутатор поступает код номера слова выборочной комбинации с выходов первого счетчика адреса. Ячейки второго блока памяти разбиты на q таблиц корреляционных кодов, при этом адрес таблицы задается кодом номера слова выборочной комбинации, а адрес ячейки внутри таблицы " кодом самого слова, Выбираемая таким образом ячейка второго блока памяти сопержит код з 1429 числа информационных позиций, на которых слово выборочной комбинации совпадает с соответствующим словом эталона. Сумматор совместно с вторым регистром накапливает сумму этих чисел. После обработки в течение тактового интервала о слов выборочной комбинации второй регистр содержит

1 число, равное числу информационных позиций, на которых выборочная комбинация совпадает с эталоном. Если это число не меньше порогового числа в третьем (пороговом) регистре, на выходе порогового элемента формируется сигнал обнаружения комбинации.

Аналогичным образом в следующем тактовом интервале производится сравнение эталона с новой выборочной комбинацией и формирование сигнала обнаружения. Образование, хранение и считывание слов выборочной комбинации осуществляется первым блоком памяти с помощью первого регистра,триггера, первого коммутатора и первого счетчика адреса под управлением выходных сигналов хрониэатора. Данные элементы устройства в совокупности эквивалентны регистру сдвига.

Для обнаружения составной комбинации,, образованной Lm-разрядными частичными комбинациями, случайно выбираемыми из алфавитов комбинаций известного вида, число разрядов ячеек первого блока памяти задается рав. ным .числу разрядов частичной комбинации, а в каждую ячейку второго блока памяти записывается число, равное числу информационных позиций, на которых слово выборочной комбинации, соответствующее ячейке второго блока .памяти, совпадает с наиболее сходной с ним комбинацией (эталоном) алфавита..При этом обнаружение составной комбинации осуществляется принятием решения о приеме частичных комбинаций по методу максимального правдоподобия.

Данные для настройки устройства на другую комбинацию загружаются внешним устройством по алгоритму: начальная установка в ноль второго счетчика адреоа; установка слова данных на входе данных второго блока памяти; запись слова данных во второй блок; памяти подачей импульса на его вход записи. Далее при последовательном: наращивании содержимого второго счет-; чика адреса аналогичным образом за148 писываются остальные слова данных во второй блок памяти.

Недостатком данного устройства является большой объем данных, загружаемых в него из внешнего устройства.

Объем загружаемых данных для комбинации, состоящей из Lm-разрядных час-. тичных комбинаций, равен SL2 бит (S — число разрядов двоичного кода числа m) так как для каждой частичной комбинации требуется хранить во втором блоке памяти результаты сравнения эталона частичной комбинации со

15 всеми 2 двоичньпки наборами слова вь1борочной комбинации. Например,для Ll «8>

m = 8 (практически не очень большая длина составной комбинации) объем загружаеиых данных равен 4 8"2

2п = 8192 бита, Внешнее устройство, на- пример микроЗВМ, должно иметь догол" нительную память для хранения указанного объема данных и затрачивать машинное время для загрузки последних

25 в устройство приема и обнаружения комбинации двоичных сигналов.

На фиг,1 приведена структурная схема предлагаемого устройства; на фиг.2 — структурная схема программаЗ0 тора; на фиг.3 - временные диаграммы входных двоичных сигналов и тактовых импульсов; на фиг.4. — пример содер" жимого ячеек блока 1 памяти;на фиг.5временные диаграммы управляющих сигналов хронизатора; на фиг.6 — пример реализации составной комбинации двоичных сигналов; на фнг.7 - расположение масок и эталонов частичных комбинаций в блоке 16 памяти.

4< Устройство для приема и обнаруже ния комбинации двоичных сигналов (фиг. 1) содержит блок 1 памяти, регистр 2, триггер 3, коммутаторы 4 и

5, блок 6 памяти, хрониэатор 7,счет45,чики 8 и 9 адреса, сумматор 1О, регистр 11, пороговый элемент 12, .регистр 13, коммутатор 14, счетчик

15 адреса, блок 16 памяти, программатор 17, элементы И 18 и 19, эле50 мент Нк 20, триггер 21. Вход 22-30 устройства, выход 31 устройства, а также входы 32 и 33, выходы 34-39 программатора 17.

Программатор 17 (фнг.2) содержит счетчик 40, группу элементов

41.1,...,41.ш сравнения, группу элементов И 42.1,...,42.m сумматор

43, блок 44 сравнения, регистры 4547„ триггер 48, элементы ЗАПРЕТ 49 и

1429148

50, элементы И 51-53, элементы И-НЕ

54 и 55, распределитель 56.

Устройство для приема и обнаружения комбинации двоичных сигналов работает следующим образом.

В рабочем режиме устройство анализирует поток принимаемых двоичных сигналов (фиг.За), сопровождаемых тактовыми импульсами (фиг ° Зб), в каж- 10 дом тактовом интервале (интервал между соседними тактовыми импульса" ми) вычисляет корреляционное число, равное числу информационных позиций, на которых выборочная комбинация 15 совпадает с эталоном (вариантом составной комбинации), и формирует ре— шение об обнаружении комбинации, если это число не меньше порога. При этом обнаружение составной комбина- 20 ции осуществляется путем сравнения слов выборочной комбинации с алфавитом частичных комбинаций и принятия решения о приеме каждой частичной комбинации по методу, максимального 25 правдоподобия..

Составная комбинация на передающей стороне представляет собой последовательность Ь,, b,...,b < частичных комбинаций (фиг.6), при этом i-я час- 30

В

I тичная комбинация (1 = 1, 2,...„L)„ случайным образом выбирается из .алфавита (a., a ., ...à . l объемом j.

1 частичных комбинаций известного ви35 да, т.е. Ь; 6 (a;,, а;,„,...,а;; )

Все частичные комбинации имеют одинаковую длину (число разрядов) m, поэтому все реализации (варианты) составной. комбинации имеют одинаковую

40 длину N,- =mL. Часть из ш позиций (разрядов) может быть неинформационной для устройства и должна исклю-. чаться из анализа.

Принимаемые двоичные сигналы в ви45 де последовательности элементарных посылок "0", "1" (фиг.За) поступают по входу 22 на вход коммутатора 4. По входу 23 на вход хронизатора 7, вход . установки "О" счетчика адреса 8 и ре- 50 гистра 11 поступают синхронизированные с двоичными сигналами тактовые импульсы (фиг.Зб). Очередной тактовый импульс устанавливает в ноль счетчик адреса 8, регистр 11 и запускает хро- 55 низатор 7, который в ответ на тактовый импульс вырабатывает в интервале между соседними тактовыми импульсами (фиг. Зб,. 5а) следующие управляющие сигналы: первую пачку из L импульсов (фиг.5б); вторую пачку из Ь импульсов (фиг. 5B) задержанную относительно первой пачки; третью пачку из L импульсов (фиг.5г), задержанную относительно второй пачки; импульс ввода принимаемого двоичного сигнала (фиг.5д);импульс считывания (фиг.5e).

Указанные управляющие сигналы формируются соответственно на первом-пятом выходах хронизатора 7 из синхроимпульсов, поступающих по синхровходу 24.

Блок 1 памяти, регистр 2, триггер

3 и коммутатор 4 обеспечивают хранение и считывание N-разрядной выборочной комбинации образованной двоичными сигналами, принятыми в данном и в N-1-м предыдущих тактовых интервалах. Эта комбинация упакована в блоке 1 памяти L m-разрядными словами, .нумерация которых возрастает в направлении к прошлому времени, а в словах старшим разрядам соответствуют более старые двоичные сигналы. Для примера на фиг.4 показано содержимое блока 1 памяти в интервалы времени t k г t c „, t „,<с ( в случае 16-разрядной выборочной комбинации, упакованной четырьмя четырехразрядными словами (на фиг.4 через S(1) обозначен двоичный сигнал в момент времени t „).

Слова размещаются в ячейках памяти с адресами О, 1,.;.,L-1.

Чтение слов выборочной комбинации осуществляется кодами с выходов счетчика 8 адреса,. поступающими .на адресные входы блока 1 памяти. Первым в тактовом интервале считывается первое слово после установки в ноль счетчика 8 адреса, остальные слова считываются при последовательном наращивании иа единицу его содержимого импульсами третьей пачки (фиг.5г), поступающими на суммирующий вход счетчика 8 адреса с третьего выхода хронизатора 7. После того, как считываемое слово установится на выходах блока 1 памяти, импульс первой пачки (фиг.5б) с первого выхода хронизатора 7 поступает на тактовый вход регистра 2, триггера 3 и записывает в регистр 2 слово выборочной комбинации, в триггер 3 — содержимое старшего разряда с выхода регистра 2, за1429148 писанное в него из старшего разряда предыдущей ячейки блока 1 памяти в предыдущем тактовом интервале. Следующий затем импульс второй пачки (фиг,5в) с второго выхода хронизатора 7 поступает на вход записи блока 1 памяти и записывает в него по тому же адресу слово выборочной комбинации со сдвинутыми по направлению к старшим разрядам двоичными сигна;лами, так как выход коммутатора 4 соединен с младшим разрядом входов данных блока 1 памяти, остальные разряды входов данных блоков 1 памяти соединены с выходами регистра 2 с перекосом на один разряд в сторону его младших разрядов.В мпадший разряд первого слова записывается принимаемый в данном тактовом интервале двоичный сигнал, проходящий с информационного входа 22 на выход коммутатора 4 благодаря наличию на его управляющем входе импульса ввода (фиг.5д) с четвертого выхода хро- 25 низатора 7, а в мпадший разряд ос-. тальных слов — содержимое старшего разряда предыдущего слова, поступающее. с выхода триггера на выход коммутатора 4. Этим обеспечивается сдвиг 30 выборочной комбинации на один бит в направлении к новому двоичному сигналу.

Каждое слово выборочной комбинации поступает на младшие Разряды пер 35 вых входов коммутатора 5, на старшие разряды его первых входов поступают коды с выходов счетчика 8 адреса. В рабочем режиме на управляющем входе коммутатора 5 присутствует сигнал ло- 40 гического "0", задающий режим соединения первых входов коммутатора 4 с его выходами. В результате на адресные входы блока 6 памяти поступает рядами которого aa 45 ляется код слова выборочной комбинации, старшими разрядами — код номера этого слова. Ячейки блока 6 памяти образуют L таблиц корреляционных кодов, при этом номеру таблицы соответствует номер частичной комбинации, а ячейки внутри таблицы содержат числа информационных позиций, на которых слово выборочной комбинации совпадает с наиболее близким к нему эталоном алфавита частичной комбинации. В результате на выходы блока 6 памяти считывается код числа информационных позиций, на которых i-. е слоГ во выборочной комбинации (z = 1, 2,...,L) совпадает с наиболее близким к нему эталоном алфавита 1-й частичной комбинации. Например, для эталонов 101Х0011, 010Х1100 алфави" та частичной комбинации (символ Х означает неинформационную позицию, исключаемую из анализа) для слова

10100011 выборочной комбинации на выход блока 6 памяти считывается код числа 7, для слова 01011100 выборочной комбинации — также код числа 7 (указанные слова совпадают с соответствующими эталонами алфавита на всех семи информационных позициях), а для слова 10101100 выборочной комбинации — код числа 4, так как это слово совпадает с наиболее близким к нему вторым элементом на четырех информационных позициях.

Сумматор 10 суммирует двоичные числа с выходов блока 6 памяти и ре гистра 11. По окончании суммирования импульс третьей пачки (фиг.5г) с третьего выхода хронизатора 7 по" ступает на тактовый вход регистра

1l и записывает в него содержимое сумматора 10.

После обработки L слов выборочной комбинации регистр 11 содержит число, равное числу информационных позиций, на которых выборочная комбинация совпадает с наиболее близкими к ней эталонами алфавитов частичных комбинаций. Если это число не меньше порогового числа, содержа" щегося в регистре 13, то импульс считывания (фиг .5e) с пятого выхода хронизатора 7, поступающий на стробирующий вход порогового элемента

12,считывает на выход 31 устройства решение об обнаружении составной комбинации. Решение считывается через элемент И 19, который в рабочем режиме открыт сигналом логической "1", с инверсного выхода триггера 21. По окончании последнего импульса второй пачки (фиг.5в) блок 1 памяти содержит выборочную комбинацию на один бит в направлении к новому двоичному сигналу (фиг.4).

Аналогичным образом осуществляются анализ выборочных комбинаций и принятие решений об обнаружении составной комбинации в последующих тактовых интервалах.

Перестройка устройства на другую составную комбинацию осуществляется

1429148

35 программированием блока 6 памяти.Для этого сначала,не прерывая рабочий режим устройства, в блок 16 памяти загружают маски и эталоны алфави5тов частичных комбинаций, затем программатор 17 формирует таблицы корреляционных кодов и загружает их в блок 6,памяти (маска служит для указания информационных позиций частичной комбинации: на информационной позиции разряд маски содержит ,логическую "1", на неинформационной позиции — логический "0").

Для загрузки масок и эталонов 15 ,частичных комбинаций внешнее уст-!, ройство (не показано) устанавливает на управляющем входе 30 команду .,загрузки в виде импульса логическо; го 0", которая,поступает на вход 2Р установки "0" триггера 21 непосредственно и счетчика 15 адреса через элемент И 18 (последний для сигна,лов логического "0" выполняет функцию элемента ИЛИ), устанавливая их 25 в состояние "0". Сигнал логического

"0" с прямого выхода триггера 21 поступает на управляющий вход коммутатора 14 и переводит последний в режим связи его выхода с первым управ- 30 ляющим входом 27. После этого внешнее устройство осуществляет загрузку данных в блок 16 памяти по алгоритму: установка данных на входах

25 данных, соединенных с входами данных блока 16 памяти; запись в блок 16 памяти подачей на его вход записи импульса записи по второму управляющему входу 28 (данные записываются в ячейку с адресом, равным 40 содержимому счетчика 15 адреса, выходами соединенного с адресными входами блока 16 памяти); увеличение на единицу адреса ячейки блока 16 памяти подачей импульса по управляю- 45 щему входу 27 через коммутатор 14 на:. суммирующий вход счетчика 15 адреса.

Далее указанные шаги алгоритма повторяются до окончания загрузки.

Структура и формат данных, содержащихся в блоке 16 памяти, приведены на фиг ° 7 для m = 8 (для сравнения на фиг.6 показана соответствующая фиг.7 составная комбинация а „, а !,...,а 1 в потоке принимаемых двоичных сигналов). Данные располагаются в ячейках с адресами от 0 до 11,-1, где N — сумма чисел масок и эталонов

1 алфавитов частичных комбинаций. Разряды 0-7 (в общем случае от 0 до

m-1) являются разрядами масок и эталонов, разряд 8 (в общем случае ш) содержит признак маски (в разряде логический "0") или эталона (в разряде логическая "1"). .Разряд 9 (в общем случае m+1) содержит признак продолжения (в разряде логический "0") или окончания (в разряде логическая "1") алфавита частичной комбинации. Разряд 10 (в общем случае m+2) содержит признак продолжения или окончания алфавитов составной комбинации (в разряде соответственно логический "0" или "1"). Дпя каждой частичной комбинации первой следует маска, затем эталоны ее алфавита. Возможен случай, когда отд@тьным эталонам может предшествовать своя маска (содержимое для L-й частичной комбинации на фиг.7), или маска может быть одна для всех частичных комбинаций. Разряды маски, отвечающие информационной или неинформационной позициям, содержат соответственно логическую "1" или логический "0". Число входов данных (выходов) блока 16 памяти равно m+3 число его адресных входов равно числу разрядов двоичного кода числа m.

Для программирования таблиц корреляционных кодов внешнее устройство устанавливает на управляющем входе

"29 команду пуска в виде импульса логического "0", которая поступает на вход установки "1". триггера 21 непосредственно, устанавливая его в состояние "1", и на вход установки "0" счетчиков 9 и 15 адреса через элемент И 18, устанавливая счетчики 9 и 15 адреса в состояние "0". Сигнал логической "1" с прямого выхода триггера 21 поступает на управляющий вход коммутатора 14 и переводит последний в режим связи его выхода с выходом 35 программатора 17. Сигнал логического "0" с инверсного выхода триггера 21 закрывает элемент И 19, бло- кируя в этом случае считывание на вы-, ходе 31 ложных решений об обнаружении составной комбинации. Сигнал логической "1" с прямого выхода триггера 21 поступает также по входу

33 в программатор 17 и запускает распределитель 56 по его установочному входу, разрешает работу счетчика

40 по его входу установки "0", открывает элементы ЗАПРFT 50 и И 53.

При этом на выхо;се элрл1ентон 50 и 53

1429148

l2 устанавливается сигнал логической

" 1", разрешающий по входу установки "0" работу регистра 46, триггера

48 (последние и счетчик 40 установ11 11

5 лены в состояние 0", когда триггер

21 находился в состоянии "0") . .Сигнал логической "1", с выхода элемента И 53 проходит через выход 36 на управляющий вход коммутатора 5 и 10 задает режим соединения выходов коммутатора 5 с его вторыми входами.

Запущенный распределитель 56 формирует из синхроимпульсов, поступающих на его тактовый вход по синхровходу 24, три периодические последовательности распределенных во времени и пространстве импульсов, при этом первыми, вторыми и третьими следуют импульсы соответственно на 20 первом, втором и третьем выходах распределителя 56. Импульсы с его третьего выхода проходят на выход

35 и через коммутатор 14 — на суммирующий вход счетчика 15 адреса, обеспечиI вая последовательное считывание ячеек блока 16 памяти на входы 32 программатора 17, задействованные следующим образом: разряды от 0 до ш-1 подключены к соответствующим первым 30 входам регистра 45 и первым входам элементов сравнения группы

41.1;...,41.m вторые входы которых соединены с соответствующими выходами счетчика 40; ш-й разряд подключен к инверсному входу элемента ЗАПРЕТ

49 для выделения признака маски и входу элемента И 51 для выделения признака эталона; (m+1), (ш+2)-й разряд подключен соответственно к 40 третьему и второму входам данных регистра 47 для запоминания и выделения элементами И 52 и И-НЕ 54 признака окончания алфавита частичной комбинации, элементом И-НЕ 54 — при- 45 знака окончания алфавитов составной комбинации.

Процессы программирования протекают следующим образом. Первой из ячейки с адресом 0 блока 1б памяти считывается маска (фиг.7), при50 знак которой открывает элемент 49

ЗАПРЕТ. Маска записывается в регистр

45 импульсом, поступающим на его второй вход с первого выхода распределителя 56 через элемент 3А55

ПРЕТ 49. Импульс с третьего выхода распределителя 56 увеличивает на единицу содержимое счетчика 15 адреса, обеспечивающего считывание из блока !6 памяти первого эталона первой частичной комбинации, который сравнивается в поразрядных элементах сравнения группы 41.1,...,41.m с содержимым счетчика 40 (в данном случае с числом О), имитирующим слово выборочной комбинации. На выходе каждого из указанных элементов сравнения формируется логическая "1" при совпадении и логический "0" при несовпадении содержимого сравниваемых разрядов слова выборочной комбинации и эталона частичной комбинации. Результаты сравнения поступают на первые входы поразрядных элементов группы И 42.1,...,42.ш, на вторые входы которых поступает маска с выходов регистра 45. Маскированные результаты сравнения суммируются сумматором 43, формирующим на своих выходах код числа информационных позиций, на которых слово выборочной ксмбинации совпадает с эталоном частичной комбинации.

Если это число больше числа 0 в регистре 46, то блок 44 сравнения, на входы которого подключены выходы сумматора 43 и регистра 46, формирует сигнал логической "1", поступающий на информационный вход триггера 48. Этот сигнал записывается в триггер 48 в момент псступления на его тактовый вход через элемент И 51 импульса с первого выхода распределителя 56.

Возникаюший при этом положительный перепад напряжения на прямом выходе триггера 48 воздействует на тактовый вход регистра 46 и записывает в него код числа, поступающего с выходов сумматора 43 на информационные входы регистра 46. Следующий затем импульс с второго выхода распредеителя 56 инвертируется элементом ЗАПРЕТ 50 и устанавливает в "0" триггер 48.

Следующий затем импульс с третье-,. го выхода распределителя 56 снова увеличивает на единицу содержимое счетчика 15 адреса, обеспечивающего считывание из блока 16 памяти второго эталона первой частичной комбинации, который аналогичным образом сравнивается с тем же словом выборочной комбинации. Если при этом окажется, что второй эталон более сходен со словом выборочной комбинации чем первый эталон, то в регистр 46 записывается код числа информационных позиций, на которых слово выбо1429148

l4 рочной комбинации совпадает с вторым эталоном первой частичной комбинации (запись в регистр 46 произво:дится с помощью импульса с первого выхода распределителя 56 описанным образом). Если считываемый эталон является последним в алфавите .,первой частичной комбинации, то его признак запиаывается в регистр 47 в момент действия íà его тактовом входе импульса с первого выхода рас пределителя 56 и открывает элементы, И 52, И-НЕ 54. Следующий затем им.пульс с второго выхода распредели" ., теля 56 проходит через элемент И 52 и выход 39 на вход записи блока 6 ,памяти и записывает в него содержи, мое регистра 46, выходы которого

: через выходы 38 подключены к входам, данных блока 6 памяти. Запись произ;водится по адресу, который поступа1

; ет через коммутатор 5 с его вторых входов на адресные входы блока б памяти, Этот адрес задается кодом слова выборочной комбинации и кодом но- мера выборочной комбинации, поступающими с выходов счетчика 40 и счетчика 9 адреса соответственно на младшие и старшие разряды вторых входов коммутатора 5, и равен нулю для первой частичной комбинации. Следующий затем импульс с третьего выхода распределителя 56 инвертируется элементом И-НЕ 54, проходит через элемент И 53 на вход установки "0" регистра 46 и сбрасывает его в "0", проходит через выход 36 на суммирующий вход счетчика 9 адреса и увеличивает его содержимое на единицу.

Аналогичным образом производятся сравнение того же слова выборочной комбинации с алфавитом второй частичной комбинации и запись во вторую таблицу корреляционных кодов

-числа информационных позиций, на которых это слово совпадает с наиболее близким к нему эталоном из алфавита второй частичной комбинации.

После сравнения данного слова выборочной комбинации с алфавитом последней частичной комбинации признак окончания алфавитов составной комбинации записывается в регистр 47 в момент действия на его тактовом входе импульса с первого выхода распределителя 56 и открывает элемент И-НЕ

55 ° Импульс с третьего выхода распределителя 56 проходит через we5

10 жения комбинации двоичных сигналов по авт.св. Ф 1156110, о т л и ч а ю— щ е е с я тем, что, с целью повышения информативности путем уменьшения

45 объема загружаемых данных, в него .введены программатор, третий блок памяти, третий счетчик, третий коммутатор, второй триггер, элемент НЕ, первый и второй элементы И, первый вход хронизатора объединен с первым входом программатора, объединенные первый вход второго счетчика и первый вход второго коммутатора подключены к первому выходу программатора, второй вход второго счетчика объединен с первым входом третьего сметчика и соединен с выходом первого элемента И, вторые выходы программатора являются седьмыми входами устройства,тре15

35 мент И-HE 55 на суммирующий вход счетчика 40 и увеличивает его содержимое на единицу, проходит через выход 34, элемент И 18 на вход установки "0" счетчиков 9 и 15 адреса и сбрасывает их в состояние "0". Далее аналогичным образом производятся сравнение алфавитов составной комбинации с очередным словом выборочной комбинации (в данном случае с кодом

„ числа 1) и запись корреляционных кодов в соответствующие ячейки блока б памяти. Программирование таблиц корреляционных кодов производится для всех m-разрядных двоичных наборов (слов выборочной комбинации), т.е. до переполнения счетчика 40, признаком чего является переход его старшего разряда из логической "1" в логический "0". Этот сигнал с выхода старшего разряда счетчика 40 проходит через элемент НЕ 20 на тактовый вход триггера 21 и записывает в него сигнал логического "0" с собственного информационного входа. Сигнал логического "0" с прямого выхода триггера

21 переводит устройство в рабочий режим, блокируя распределитель 56 по его установочному входу, останавливая тем самым работу программатора 17.

Сигнал логической "1" с инверсного выхода триггера 21 открывает элемент

И 19 для считывания на выход 31 решений об обнаружении составной комбинации е

Формула изобретения

1. Устройство для приема и обнару1б

1429148 тьи выходы программатора являются восьмыми выходами устройства, четвертые выходы программатора подключены к соответствующим шестым входам второго коммутатора, пятый и шестой выходы программатора соединены соответственно с первыми входами пер= вого элемента И и третьего коммутатора, старший разряд четвертых выходов программатора подключен через элемент НЕ к тактовому входу второго триггера, информационный вход которого является нулевым входом устройства, прямой выход второго триг- 15 гера соединен с вторыми входами третьего коммутатора и программатора, инверсный выход подключен к первому входу второго элемента И, выход третьего коммутатора соединен с вторым 20 входом третьего счетчика, выходы которого подключены к адресным входам третьего блока памяти, выходы которого соединены с соответствующими третьими входами программатора, тре- 25 тий вход третьего коммутатора и управляющий вход третьего блока памяти являются соответственно первым и вторым.управляющими входами устройства, объединенные второй вход первого эле- 30 мента И и единичный вход. второго триггера являются третьим управляющим входом устройства, третий вход первого элемента И и нулевой вход второго триггера являются четвертым управляющим входом устройства, информационные входы третьего блока памяти являются девятыми входами уст" ройства, между выходом порогового устройства и выходом устройства под- 4О ключены второй вход и выход второго элемента И.

2. Устройство по п.1; о т л и— ч а ю щ е е с я тем, что программатор содеРжит счетчик, группу эле- 45 ментов сравнения, группу элементов

И, сумматор, блок сравнения, первый, второй и третий регистры, триггер, первый, второй и третий элементы

И, первый и второй элементы И-НЕ, первый и второй элементы ЗАПРЕТ и . распределитель, первый вход которого является первым входом программатора, объединенные второй вход распределителя и первые входы счет55 чика, второго элемента И и первого элемента ЗАПРЕТ являются вторым входом программатора, первый выход распределителя подключен к первым входам второго элемента ЗАПРЕТ, первого элемента И и третьего регистра, второй выход распределителя соединен с первым входом третьего элемента И и вторьм входом первого элемента ЗАПРЕТ, объединенные первые входы элементов сравнения группы и первого регистра, объединенные вторые входы второго элемента ЗАПРЕТ и первого элемента И, второй и третий входы третьего регистра являются третьими входами программатора, выходы второго элемента ЗАПРЕТ и первого элемента И подключены соответственно к второму входу первого регистра и первому- входу триггера,первый выход третьего регистра соединен

1 с вторым входом -третьего элемента И и первым входом первого элемента

И-НЕ, второй выход третьего регистра подключен к первому входу второго элемента И-НЕ, выходы первого элемента И-НЕ и первого элемента ЗАПРЕТ соединены соответственно с вторыми входами второго элемента И и триггера, третий вход которого подключен к выходу блока сравнения, выход второго элемента И соединен с первым входом второго регистра и является первым выходом программатора, выходы элементов сравнения группы подключены к первым вход м соответствующих элементов И группы, в=орые входы которых соединены с соответствующими выходами первого регистра, выходы элементов

И группы подключены к соответствующим входам сумматора, выходы которого соединены с соответствующими первыьм входами блока сравнения и вторыми входами второго регистра, третий вход которого подключен к выходу тригге" ра, выходы второго регистра соединены с соответствующими вторыми входами блока сравнения и являются вторыми выходами программатора, выход третьего элемента И является третьим выходом программатора, выходы счетчика соединены с соответствующими вторыми входами элементов сравнения. группы и являются четвертыми выходами программатора, выход второго элемента

И-НЕ подключен к второму входу счетчика и является пятым выходом программатора, третий выход распределителя подключен к вторым входам первого и второго элементов И-НЕ и является шестым выходом программатора.

1429148

1429 148

РжряЮы

2 1 К К+1

Тактобый ингпербаи

ТИ спчаьиой каибонаиии

ТИ1

1429148

Адрес ячейка памяти собержиное ячейки памяти по разрядам

7Oua1ВУ Лг !О

000I!7 10 !11

00 7)70 100011

01 1(01 0 1 11 00

00 0 11 111 111

00 f 00 000000

071 0011 1111

Ж-4

Ю!-3

Я" 2

Jyf " "1

Разряды масон и эталоиоВ

Признан юаски®, эгпалона(1) рисунок окончания алщабита частичнаи комбинации (1) нак окончания юпрадитоВ сасюабнои комбинации (1) Составитель Н.Фокина

Техред A.Кравчук Корректор О.Кравцова

Редактор А.Ворович

Заказ 5128/47 Тира ж 558 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035,.Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, Опав!1 1 r 11 10

001 1 100 011 1

0Q0l7 1, 11 7 701

11 1 0011 1000

l назначение содержиноео ячейки памяти йога пербой частичной комбинации

Эталон а,, пербой частичной комбинации эталон а, и конец алооа8ита лердои частичной комбинации маска 8mopou частичнои комоинации

Эталон а. бторои частичной комбинации

Эталон а и конец алсрабита Второй частичной комбинации

Маска ялалона О t-йчастичной комбинации

Эталон а, t.-й частичнои нонбиноции

Моска эталона а t.-u частичной комоинации

Эталон at, и конец алсробита L -d частичной комбинации