Устройство для коррекции шкалы времени

Устройство для коррекции шкалы времени

Иллюстрации

Показать все

Реферат

 

Изобретение может быть использовано в устройствах для коррекции шкал времени и позволяет повысить быстродействие при больших уходах шкалы времени путем обеспечения коррекции хода времени . Сигнал с генера

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕаЪБ ЛИК

<19) 011

А2

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС Р

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1307598 (21) 418703 1/24-10 (22) 28. 01.87 (46) 23.10.88. Бюл. И 39 (72) S.ËËåäüêî, А.Н.Судаков и А.Е.Твляков (53) 681. 11(088. 8) (56) Авторское свидетельство СССР

1307598, кп. С 04 С.11/02, 1985. (5р 4 G 04 С 11/02, Н 04 Ь 7/02 (54) УСТРОЙСТВО ДЛЯ КОРРЕЩИИ ШКАЛЪ|

BP ЕИЕНИ (57) Изобретение может быть использовано в устройствах для коррекции шкал времени и позволяет повысить быстродействие при больших уходах шкалы времени путем обеспечения коррекции хода времени . Сигнал с генера451

1432 тора 1 через фазосдвигающий блок 2 поступает на делитель 3 частоты. Для коррекции на третий вход элемента ИЛИ

14 подается команда, которая через формирователь 15 поступает на установочный вход счетчиков 6 и 10. При этом с выхода дешифратора 11 сигнал поступает. на вход элемента И 12. Код коррекции поступает на вход преобразователя 9 кода коррекции, с выхода которого поступает в регистр 8 сдвига.

Сигнал с выхода элемента И 12 через формирователь 13 поступает на элемент

И 5, а сигнал с выхода блока 2 через переключатель 4, элемент И 5 и переключатель 21 поступает на вход счетчика 6. Сигнап с выхода триггера 19 через инвертор 17 разрешает прохождение сигналов через блок 21. При равенстве кодов шести разрядов счетчика 6 и регистра 8 с выхода сумматора

7 сигнал через элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 18 и триггер 19 разрешает прохожденне сигнала с выхода переключателя

4 через элемент И 5 н переключатель

22 на промежуточный вход счетчика 6.

Сигналы с выходов переключателей 21 и 22 через блок электронных ключей

16 поступают на дополнительные входы делителя 3 частоты. Для проведения грубой коррекции шкалы времени на первый вход элемента ИЛИ 14 поступает сигнал, который через элемент ИЛИ

20 поступает на вход элемента И 23 и разрешает прохождение сигнала управления на второй управляющий вход блока 2 с выхода формирователя 13.

Для проведения точной коррекции на первый вход схемы ИЛИ поступает управляющий сигнал. При проведении грубой и точной коррекции шкалы времени код коррекции также как и при коррекции кода времени через преобразователь

9 кода времени записывается в регистр

8, при этом счетчик 6 работает как единое целое. 11 ил.

Изобретение относится к радиотехнике, может быть использовано в измерительных системах и является усо-, вершенствованием устройства для.коррекции шкалы времени по авт.св.

Ф 1307598.

Цель изобретения — повышение быстродействия при больших уходах шкалы времени путем обеспечения коррекции кода времени.

Ка фиг. 1 приведена структурная схема устройства,, на фиг. 2 вариант реализации фазосдвигающего блока1 на фиг. 3 - структурная схема делителя частоты; на фиг. 4 — вариант реализации электронного переключателя; на фиг. 5 — вариант реализации сумматора; на фиг. 6 - вариант реализации регистра сдвига; на фиг. 7 — структурная схема преобразователя кода коррекции; на фиг.8временные диаграммы работы преобразователя кода коррекции; на фиг. 9временные диаграммы работы устройства в режиме коррекции кода времени; на фиг. 10 — временные диаграммы работы предлагаемого и известного

2О чей, инвертор 17, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 18, триггер 19, элемент ИЛИ 20, два электронных переключателя 21 и

22, элемент И 23 совпадения. Выход формирователя 15 соединен с входами

25 установки счетчиков 6 и 10 и с первым входом блока 16 электронных ключей, входы элемента ИЛИ 14 соединены с командньии шинами, первый и второй вхо5

15 устройств в режиме грубой коррекции; на фиг. 11 — то же, в режиме точной коррекции.

Устройство для коррекции шкалы времени (фиг. 1) содержит последовательно соединенные генератор 1, фазосдвигающий блок 2 и делитель 3 частоты, электронный переключатель 4, элемент И 5 совпадения, счетчик 6; сумматор 7, регистр 8 сдвига, преобразователь 9 кода коррекции, последовательно соединенные счетчик 10 и дешифратор 11, последовательно соединенные элемент И 12 совпадения и формирователь 13 сигнала управления, последовательно соединенные элемент

ИЛИ 14 и формирователь 15 одиночных импульсов, блок 16 электронных клю1432451 ды элемента ИЛИ 14 соединены с соответствующими входами элемента ИЛИ

20, при этом первый вход элемента

ИЛИ 14 соединен также с первым входом электронного переключателя 4, к вто5 рому входу которого подключен выход делителя 3 частоты. Выход фазосдвигающего блока 2 соединен с третьим входом переключателя 4, выход элемен- 1О та И 5 совпадения соединен со счетным входом счетчика 6 через переключатель 21, второй вход которого также подключен к выходу элемента И 5, выход переключателя 21 соединен с вторым входом блока 16 электронных ключей. Между последовательно соединенными выходом i-го и входом i+1-го разрядов счетчика 6 включен переключатель 22, второй вход которого подклю- 2р чен к выходу элемента И 5 совпадения, а третий вход соединен с третьим входом переключателя 21, с управляющим входом блока 16 электронных ключей и с третьим входом элемента ИЛИ 14, 25 выход триггера 19 соединен с четвертым входом переключателя 22 и через инвертор 17 с четвертым входом переключателя 21. Третий вход блока 16 электронных ключей соединен с выходом 3Q переключателя 22, а выходы соединены соответственно с входом установки и с первым и вторым дополнительными счетными входами делителя 3 частоты.

Выходы разрядов счетчика 6 соединены с входами первого слагаемого сумматора 7, входы второго слагаемого которого соединены с выходами старших (N-1)-х разрядон регистра 8 сдвига, выход младшего разряда которого подключен к первому управляющему входу фазосдвигающего блока 2. Выход переноса сумматора 7 через элемент И 12 соединен с первым входом формирователя 13, выход которого подключен к

R-входу триггера 19 и к первому входу элемента И 5 совпадения. Выход переключателя 4 соединен с вторыми входами элемента И 5 совпадения и формирователя 13, выход которого через элемент И 23 совпадения подключен

50 к второму управляющему входу фазосдвигающего бпока 2. Второй вход элемента И 23 совпадения подключен к выходу элемента ИЛИ 20. Выходы i+2-ro разряда регистра 8 сдвига и i+1-го раэ55 ряда сумматора 7 через элемент ИСКЛЮЧАЮШЕЕ ИЛИ 18 соединены с S-входом триггера 19. Информационный и тактовый ныходы преобразователя 9 соединены с соотнетствующими входами регистра 8 сдвига, а вход подключен к информационной шине. Счетный вход счет" чика 10 соединен с тактовым .выходом преобразователя 9, а выход дешифратора 11 подключен к второму входу элемента И 12 совпадения.

Счетчик 6 состоит из N-1 последовательно соединенных триггеров T

Т„ „ при этом выход Q каждого предыдущего триггера соединен со счетным входом С каждого последующего триггера. Выход i-го триггера Т соеди1 нен со счетным входом i+1-го триггера Т;,< через переключатель 22. Счетный вход перногс триггера Т< является счетным входом счетчика 6. Входы установки R триггеров T< — Т«< соединены между собой и являются входом установки счетчика 6. Выходы 0 тРиггеров Т вЂ” Т „, являются выходами счетчика 6.

Блок 16 электронных ключей состоит из трех элементов И 24-26 совпадения, первые входы которых соединены между собой и являются управляющим входом блока 16, а вторые входы являются первым, нторьж и третьим входами блока 16. Выходы элементов И 24-26 совпадения являются соответственно первым, вторым и третьим выходами блока 16.

Фазосдвигающий блок 2 (фиг. 2) содержит элемент И-НЕ 27, два инвертора .28 и 29 и многофункциональное синхронизирующее устройство МСУ 30. Вход

CLK МСУ 30 является счетным входом, а выход Fl — выходом фазосдвигающего блока 2. Входы элемента И-НЕ 27 являются управляющими входами фазосднигающего блока 2, при этом вход элемента И-НЕ 27, соединенный с входом генератора 28, янляется первым управляюшим входом блока 2. Входы инверторов 28 и 29 подсоединены соответственно к первому входу и выходу элемента И-НЕ 27. Выходы инверторов

28 и 29 и элемента И-НЕ 27 соединены соответственно с входами D1, D2, 133

МСУ 30, на входы V u D 4 которого подана логическая "1", а на входы ЕХР1, ЕХР2, EXP3 H CLR — логический "0".

Делитель 3 частоты (фиг. 3) содержит последовательно соединенные делитель 31 частоты, элемент ИЛИ 32, делитель 33 на 60 частоты (счетчик минут), элемент ИЛИ 34, делитель 35

5 14324 на 24 частоты (счетчик часов). Вход делителя 31 частоты является счетным входом делителя 3 частоты. Входы установки делителей 33 и 35 частоты являются входом установки делителя 3 частоты. Вторые входы элементов ИЛИ

32 и 34 являются соответственно первым и вторым дополнительными счетными входами делителя 3 частоты, а его выходом является,. например, выход ш-ro разряда делителя 31.

Электронный переключатель 4 (21 и 22) (фиг. 4) состоит из элемента

И-НЕ 36 и элемента 2И (2НЕ-И) ИЛИHF» 37, первый вход которого является первым входом электронного переключателя 4 (21 и 22), второй и третий входы являются третьим входом электронного переключателя 4 (21 и

22), четвертый вход подключен к выходу элемента И-HE 36, а выход является выходом электронного переключателя 4 (2 1 и 22). Выходы элемента И-НЕ

36 являются вторыми и четвертым вхо- р5 дами электронного переключателя 4 (21 и 22).

Двенадцатиразрядный сумматор 7 (фиг. 5) состоит из трех четырехраэрядных сумматоров 38-40 и инвертора

41. На вход переноса PO сумматора

38 подана логическая "1". Входы первого А; и второго В; слагаемого сумматоров 38-40 являются соответственно входами первого и второго слагаемых сумматора 7. Выход переноса Р4 каждого предыдущего сумматора 38 (39) соединен с входом переноса PO каждого последующего сумматора 39 (40).

Выход переноса последнего .сумматора

40 подключен к входу инвертора 41, выход которого является выходом переноса сумматора 7. Выход S3 третьего разряда суммы сумматора 39 является выходом i+1-го (где i+1 = 7) разряда

45 суммы ($; +1) сумматора 7.

Двенадцатираэрядный регистр 8 сдвига (фиг. 6).содержит три регистра 42-44, Информационный вход SI регистра 42 является информационным входом регистра 8 сдвига, а его тактовый вход С! — тактовым входом регистра 8 сдвига. Тактовые входы регистров 42-44 соединены между собой.

Выход четвертого разряда каждого предыдущего регистра 42 (43) соединен с информационным входом SI каждого последующего регистра 43 (44).

Выходы разрядов регистров 42-44 яв51 е .ляются выходами разрядов регистра 8 сдвига.

Преобразователь кода 9 коррекции (фиг. 7) состоит иэ элемента ИЛИ 45, триггера 46 и элемента 47 задержки.

S- u R-входы триггера 46 соединены с входами элемента HJD! 45 и подключены к шине кода коррекции. Инверсный выход триггера 46 является информационным выходом преобразователя 9.

Выход элемента ИЛИ 45 соединен с входом элемента 47 задержки, выход которого является тактовым выходом преобразователя 9.

Формирователь 13 сигнала управления может быть выполнен на IK-триггере, при этом R-вход триггера является первым входом, а вход синхронизации триггера — вторым входом формирователя 13. На I-вход триггера подана логическая "1", на вход Клогический "0". Прямой выход триггера является выходом формирователя 13.

Устройство для коррекции шкалы времени работает следуницим образом.

Генератор 1 является источником импульсов с периодом повторения Т (фиг. 10л и 11л) для запуска фазосдвигающего блока 2, который выполнен в виде делителя частоты с переменным коэффициейтом деления. В исходном состоянии коэффициент деления равен К (пусть К - S), что определяется наличием на втором управляющем входе уровня логического "0", поступающего через элемент И 23 с выхода формирователя 13 (фиг. 10е).

С выхода фазосдвигающего блока 2 импульсы подаются на вход делителя

3 частоты. В делителе 3 частоты производится деление частоты входных импульсов, например, до 1/60 Гц делителем 31 частоты, на выходах разрядов которого формируются импульсы промежуточных частот, Под промежуточными частотами понимают частоты импульсных сигналов делителя 31 частоты, получающиеся при последовательном делении входной частоты. Сигналы с выхода шго разряда делителя 31 частоты подаются на второй вход электронного пе" реключателя 4. Сигналы 1/60 Гц с выхода делителя 31 частоты через элемент ИЛИ 32 (фиг. 3), делитель 33 на

60 частоты, представляющий собой счетчик минут, и элемент ИЛИ 34 подаются на делитель 35 на 24 частоты, представляющий собой счетчик часов, в реПри этом происходит сброс делителей

33 и 35 (фиг. 3) в делителе 3 частоты, т.е. сброс кода времени. Команда с третьей командной шины подается на третьи входы электронных переключателей 21 и 22, разрешая в этих переключателях прохождение сигналов с выхода элемента И-НЕ 36 (фиг. 4) через элемент 2И(2НŠ— И)ИЛИ-НЕ 37. Логический "0" с выхода триггера 19 (фиг. 9к) подается на четвертый вход переключателя 22, запрещая прохождение через нега сигналов, и через инвертор 17 на четвертый вход переключателя 21, разрешая прохождение сигналов с выхода элемента И 5 на вы— ход переключателя 21 через элемент

И-НЕ 36 (фиг. 4).

Па шине кода коррекции производится ввод в устройство N-разрядного последовательного кода коррекции, который представляет собой импульсный код,подающийся старшимираэрядами вперед па двум линиям связи в виде прямого и инверсного кодов. Единице када коррекции соответствует наличие импульса на линии Связи прямого кода и отсутствие импульса на линии инверснагG кода. Кад коррекции имеет, например, при N = 12 следующую структуру: младший разряд — произвольный, следующие шесть разрядов — код минут текущего времени, старшие пять разрядов — кад часов текущего времени образцовых часов. .(од коррекции поступает на преобразователь 9 кода коррекции (фиг. 7), причем импульсы прямого кода поступают на S-вход триггера 46 преобразователя 9 (фиг. 8а), а импульсы инверсного кода — «a его К вЂ вх (фиг. 8б).

На инверсном выходе триггера 46 формируется последовательный инверсный кад коррекции (фиг. 8в). На выходе элемента ИЛ4 45 из импульсов прямого и инверсного кодов формируется так-. товая серияимпульсов сдвига (фиг. 8г), которая через элемент 47 задержки поступает на тактовый выход преобразователя 9 (фиг. 8д, 9в). Задержка тактовых импульсов сдвига обеспечивает надежную запись инверсного кода коррекции в регистр 8 сдвига.

Разряды инверсного кода коррекции поочередно подаются с инверсного выхода триггера 46 преобразователя 9 (фиг. 7) на информационный вход регистра 8 сдвига и записываются в не40

7 1432451 эультате чего на выходах разрядов делителей 33 и 35 частоты производится формирование кода времени. Сигналы, представляющие собой автономную шкалу времени, используются потреби5 телями для синхронизации работы других устройств, входящих в одну систему с данным устройством. Потребители могут использовать необходимые для их работы сигналы автономной шкалы времени, снимая их с соответствующих выходов разрядов делителей 31, 33 и

35 частоты.

Таким образом, делитель 3 частоты осуществляет формирование и хранение шкалы времени, под которой понимают совокупность импульсных сигналов на выходах делителя 31 частоты и кода времени, формируемого делителями 33 и 35 частоты.

При наличии расхождения между шкалами времени устройства и образцовых часов производится коррекция шкалы времени. При больших (да 1 сут) рас- 25 хождениях этихшкал времени коррекция проводится в три этапа: коррекция кода времени, а также грубая и точ— ная коррекция, заключающиеся в грубой и точной коррекции фазы импульсных сигналов, образующих шкалу времени.

Для коррекции кода времени на третью командную шину подается команда в виде логической "1" (фиг. 9а), которая через элемент ИЛИ 14 поступает на формирователь 15. На выходе фор35 мирователя 15 появляется импульс (фиг. 9б), который сбрасывает счетчики 6 и 10. При этом на выходе дешифратора 11 появляется логический "0" (фиг. 9б), на выходе переноса сумматора 7 — логическая "1" (фиг. 9ж), на выходе i+1-го (седьмого) разряда суммы сумматора 7, подключенного к элементу 18 — логическая "1 (фиг.9з)..4 45

Предположим, что в i+2-м (васьмом) разряде регистра 8 сдвига содержится логическая "1". В этом случае на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 18 появляется логический "0", который появляется и на выходе триггера 19 (фиг. 9к), поскольку на его R-входе присутствует логический "0" с выхода формирователя 13.

Импульс с выхода формирователя 15 через блок 16 электронных ключей, открытый сигналом на управляющем входе блока. 16, проходит на вход установки делителя 3 частоты (фиг. 9в).

9 14 го под воздействием импульсов сдвига на тактовом входе так„ что во 2, 3, ... i+1-й разряды (где i = 6) записывается код минут, а в i+2, i+3, N-разряды — код часов (i 6, Х 12). Одновременно счетчик 10 . подсчитывает число тактовых импуль, сов сдвига. Как только в регистр 8, сдвига записывается последний раз-!

; ряд кода, на выходе дешифратора.11, появляется логическая 1" (фиг. 9r)

l которая через элемент И 12 совпадения, открытый сигналом логической "1" с выхода переноса сумматора 7

I (фиг. 9ж), проходит на первый вход !

,Формирователя 13 (Фиг. 9д), разрешая ! изменение состояния последнего под, воздействием импульсов на втором вхо, де. После этого первый же жпульс, поступающий с выхода фазосдвигающего блока 2 через переключатель 4 на второй вход Формирователя 13 (фиг. 9м, н), срезом устанавливает на выходе формирователя 13 логическую "1" (фиг. 9е). Этот сигнал открывает элемент И5 совпадения, и импульсы с выхода гереключателя 4 начинают проходить на вторые входы переключателей

2 1 и 22 (Фиг. 9о) . Поскольку на выходе триггера 19 присутствует логический "О" (фиг. 9к), переключатель 22 закрыт, а переключатель 21 открыт, Импульсы с выхода элемента И 5 совпадения через переключатель 21 проходят на счетный вход триггера Т, счетчика

; 6 (Фиг. 9п) и через блок 16 электрон ных ключей на первый дополнительный счетный вход делителя 3 частоты ,(фиг. 3), т.е. счетчик минут.

Счетчик производит счет импульсов до тех пор, пока не произойдет совпадение кода на выходах его i = 6 разрядов с кодом минут, инверсная копия которого залисана во 2, 3, i+1-м разрядах регистра 8 сдвига.

При этом в сумматоре 7 появляется перенос из i-ro (шестого) разряда в

i+1-й (седьмой).

Рассмотрим случай, когда на, i+1-й (седьмой) разряд второго слагаемого сумматора 7 подается логическая с i+2-ro (восьмого) разряда регистра

8 сдвига,.В этом случае в седьмом разряде суммы сумматора 7 (Б; ) появляется логический "0" (фиг. 9з). Этот сигнал поступает на второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 18, в результате чего на его вьыоде появляется

32451 I0 логическая 1 (фиг. 9и), так как на первый вход элемента 18 в данном случае также поступает логическая "1"

5 с восьмого разряда регистра 8 сдвига.

Если же в восьмом разряде регистра 8 сдвига будет логический "О", то на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 18 также появится логический -"1", так как перенос иэ шестого в седьмой разряды сумматора 7 вызывает появление логической "1" в седьмом разряде суммы о

Логическая "1" с выхода элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 18 (фиг. 9и) переворачивает триггер 19 (Фиг. 9к), на

Е-входе которого присутствует логическая "1" с выхода формирователя 13.

Логическая "1" с выхода триггера 19 (фиг. 9к) разрешает прохождение импульсов с выхода элемента И 5 совпадения через переключатель 22 на триггер Т;, счетчика 6 и запрещает прохождение сигналов через переключатель

25 21 на триггер Т,.

Таким образом, через переключатель 21 проходит пачка импульсов, число которых соответствует коду минут, содержащемуся в коде коррекции, т.е.

З числу минут текущего времени. Эта пачка импульсов заполняет ранее сброшенный делитель 33 частоты в делителе 31 частоты (фиг. 3), при этом код на вы" ходах разрядов делителя 33 соответствует коду минут текущего времени.

Счет импульсов с выхода элемента

И 5 совпадения продолжает вторая часть счетчика 6, выполненная на триггерах

Т;„- Тд,. При этом импульсы с выхода переключателя 22 (фиг. 9р) проходят через блок электронных ключей 16 на второй дополнительный счетно вход делителя 3 частоты (фриг. 9у), заполняя через элемент ИЛИ 34 ранее сбро, шенный делитель 35 частоты (фиг. 3), т.е. счетчик часов.

Как только код на выходах разрядов второй части счетчика 6 совпадает с кодом часов, храняющимся в инвер5Î сном виде в старших пяти разрядах регистра 8, сдвига, на выходе переноса сумматора 7 появится логический "О" (фиг, 9ж). На выходе элемента И 12 совпадения также появляется логический "0" (Фнг. 9д), который воэвраща55 ет формирователь 13 в исходное состояние. Логический "0" с выхода формирователя 13 {фиг. 9е) запирает элемент

И 5 совпадения.

451

20

11 1432

Таким образом, через переключатель

22 проходит пачка импульсов, число которых соответствует коду часов, содержащемуся в коде коррекции, т.е. числу часов текущего времени. Эта пачка импульсов заполняет делитель 35 частоты в делителе 3 частоты (фиг. 3), при этом код на выходах разрядов делителя 35 частоты соответствует коду часов текущего времени.

Таким образом, в результате первого этапа коррекции шкалы времени производится коррекция кода времени в делителе 3 частоты. Второй и третий этапы коррекции (грубая и точная коррекция) производятся так же, как в известном устройстве. Для проведения грубой коррекции шкалы времени на первую командную шину подается логическая "1" (фиг. 10а), которая через элемент ИЛИ 14 проходит на формирователь 15. На выходе формирователя 15 появляется импульс (фиг. 10б), который сбрасывает счетчики 6 и 10.

На выходе дешифратора 11 появляется логический "0" (фиг. 10г), а на выходе переноса сумматора 7 — логическая " 1" (фиг, 10ж).

Команда (логическая "!", фиг. 10а) через элемент ИЛИ 20 подается также на второй вход элемента И 23 со@падения, разрешая прохождение сигнала управления на второй управляющий вход фазосдвигающего блока 2 с выхода формирователя 13. Кроме того, команда поступает на третий вход переключателя 4, при этом на выход переключателя 4 проходят импульсы с выхода делителя 3 частоты (фиг.10м,н).

На третьей командной шине в этом режиме присутствует уровень логического "0", который запирает блок 16 электронных ключей и воздействует на третьи входы переключателей 21 и

22. При этом на выход переключателей 21 и 22 проходят сигналы с их первых входов. Выход элемента И 5 совпадения в этом случае через переключатель 21 соединен со счетным входом счетчика 6, а вйход шестого разряда счетчика 6 (триггер T; ) через переключатель 22 соединен со счетным входом его следующего седьмого разряда (триггер T;,,).

Таким образом, при грубой коррекции счетчик 6 работает как единое целое в отличие от коррекции кода времени, когда этот счетчик разделен.переключателем 22 на две независимые части.

После подачи логической "1" на первую командную шину производится запись в регистр 8 сдвига кода коррекции аналогично записи кода при коррекции кода времени. При этом код коррекции имеет следующую структуру: в младшем разряде — знак коррекции, в старших разрядах — величина коррекции т

Аналогично коррекции кода времени после записи кода в регистр 8 сдвига на выходе дешифратора 11 появляется логическая "1" (фиг. 10г), которая через элемент И 12 совпадения, открытый логической "1" с выхода сумматора 7 (фиг. 10ж), проходит на первый вход формирователя 13. По срезу первого импульса на втором входе формирователя 13 на его выходе появляется сигнал управления в виде логической "1" (фиг. 10e), который разрешает прохождение импульсов через элемент И 5 совпадения на счетчик 6 (фиг. 10о,п) и изменяет коэффициент деления фазосдвигающего блока 2 на

К + 1 в зависимости от знака коррекции, поступающего на второй управляющий вход с выхода младшего (первого) разряда регистра 8 сдвига. На фиг. 10 в качестве примера показано изменение коэффициента деления фазосдвигающего блока 2 с К = 5 на К-1 = 4.

Первый после изменения коэффициента деления импульс на выходе фаэо сдвигающего блока 2 появляется на время Т раньше или позже, чем при исходном коэффициенте деления, второй импульс — на время 2Т раньше или позже и т.д. (Т вЂ” период повторения импульсов генератора 1). Таким образом, изменение коэффициента деления фазосдвигающего блока вызывает изменение фазы его выходных импульсов и приводит к сдвигу шкалы времени.

Счетчик производит счет импульсов с выхода переключателя 4. Двоичный код с выходов разрядов счетчика 6 подается на входы первого слагаемого сумматора 7; на входы второго слагаемого которого подается величина коррекции в инверсном коде с выходов старших N-1-х разрядов регистра 8 сдвига. Как только в счетчике 6 окажется записанным код, равный величине коррекции, на выходе переноса сумматора 7 появляется логический "0"

13 143 (фиг. 10ж). На выходе элемента И 12 совпадения появляется логический "0" (фиг. 10д), который воэвращает формирователь 13 в исходное состояние.

Логический "0" с выхода формирователя 13 (фиг. 10е) запрещает прохождение импульсов через элемент.И 5 совпадения на счетчик б и восстанавлива" ет исходный коэффициент деления фаэосдвигающего блока 2.

Величина грубой коррекции равна

ht р- +T N K

1 . где Т - перйод повторения импульсов генератора 1;

И вЂ” величина коррекции;

К вЂ” коэффициент деления делителя

3 частоты от.входа до m-ro. выхода (на фиг. 10 К < =10 ).

После грубой коррекции проводится аналогично точная коррекция.

На второй командный вход подается логическая "1" (фиг. 11а). Импульсом с выхода формирователя 15 производится сброс счетчиков б и 10 (фиг. 1 16, г, д, ж). Затем в устройство вводится код коррекции и происходит точная коррекция аналогично грубой. Посколь. ку на третьем входе электронного переключателя 4 присутствует. логический 0", на его выход проходят импульсы с выхода фазосдвигающего блока 2 (а не с делителя 3 частоты).

Формула изобретения

Устройство для коррекции шкалы времени по авт.св. В 1307598Ä о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия при больших уходах шкалы времени,в устройство введены блок электронных ключей, инвер" тор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, триггер, дополнительный элемент ИЛИ, два дополнительчых электронных переключателя и дополнительный элемент совпадения, элемент ИЛИ выполнен с тремя входами, делитель частоты выполнен с четырьмя входами, электронный переключатель выполнен с четырьмя входа2451 14 ми, причем первый дополнительный электронный переключатель включен между последовательно соединенными

5 первым элементом совпадения и первым счетчиком, между последовательно соединенными выходом i-го и входом (i+ I)го разрядов первого счетчика включен второй дополнительный электронный переключатель, а между последовательно соединенными выходом формирователя сигнала управления и вторым управляющим входом фазосдвигающего блока включен дополнительный элемент совпадения, при этом выход первого элемента совпадения соединен с вторыми входами первого и второго дополнительных электронных переключателей, третьи входы которых подключены к входу управления блока электронных ключей и к третьему входу элемента ИЛИ, выход триггера соединен с четвертым входом второго дополнительного электронного переключателя и через инвертор с чет2 вертым входом первого дополнительного электронного переключателя, первый вход блока электронных ключей подключен к выходу формирователя одиночных импульсов„ второй и третий входы сое30 динены с выходами первого и второго дополнительных электронных переключателей, соответственно первый, второй и третий выходы блока электронных ключей подключены к входу установки и к первому и второму дополнительным

35 счетным входам делителя частоты соответственно, первый и второй входы дополнительного элемента ИЛИ соединены соответственно с первым и вторым входами элемента ИЛИ, а выход подклю" чен к второму входу дополнительного элемента совпадения, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом (i+2)-ro разряда регистра сдвига, второй вход подключен к выходу

45 (i+1)-го -разряда суммы сумматора, а выход соединен с S-входом триггера, R-вход которого подключен к выходу .формирователя сигнала управления.

1432451

Аа.2

Кбыяодам &оюа ключей Ю

Уиг. Ю

Риг. ч

1432451

1432451

Фиг. 7

3432451

1432451

Фиг. It

Составитель М.Хаустов

Техред Л.Олийнык Корректор Н. Король

Редактор А.Козориз

Тираж 373

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

)13035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 5437/38

Подписное

Производственно-полиграфическое предприятие, г. ужгород, ул. Проектная, 4