Адаптивный регулятор

Адаптивный регулятор

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 G 05 В 13/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ :

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

/!," (21) 4185881/24-24 (22) 26.01.87 (46) 23.10.88.Бюл. У 39 (71) Криворожский горнорудный институт (72) Е .К.Бабец, В.П.Хорольский, В,Г.Хорошенький, Е.И.Сологуб, В.М,Яковлев и Н.И.Сокур (53) 62-50 (088.8) (56) Авторское свидетельство СССР

У )076873, кл. С 05 В 13/02, 1984,,(54) АДАПТИВНЫЙ РЕГУЛЯТОР (57) Изобретение относится к адаптивным регуляторам и может быть использовано для управления нестационарными объектами в металлургической, химической, горно-обогатительной, строительной, угольной промышленности в условиях дрейфа статических и динамических характеристик, вызванного изменением качества перерабатываемого сырья и состоянием технологического оборудования. Цель изобретения — повышение качества регулирования. Адап„„Я0„„1432459 А 1 тивный регулятор содержит блок 1 вычитания первый 2 и второй 3 блоки сравнения, задатчик 4, фильтр 5, блок 6 дифференцирования, блок 7 определения модуля, инвертор 8, блок 9 поиска максимума, первый 11, второй

12 и третий 10 блоки памяти, первый

13 и второй 14 масштабные блоки, первый 15, второй 16, третий 17 и четv.åðòüTé 18 блоки умножения, первый 19 и второй 20 блоки сложения, первый

21 и второй 22 аналоговые ключи, ин-: тегратор 23, нуль-орган 24, таймер

25, первый 26 и второй 27 блоки формирования выдержки времени, RS-триггер 28, блок 29 контроля выполнения логических условий, анализатор 30 качества, блок 31 вычисления коэффициентов настройки регулятора. Цель изобретения достигается эа счет введения инвертора 8, блоков 10, 18 и

27, аналогового ключа 22, нуль-органа 24 и анализатора 30 качества.

10 ил., 1 табл.

1432459

20 (1) Ко

Ы(Р) (Т Р+1)"

Изобретение относится к адаптивным регуляторам и может быть использовано для управления нестационарными объектами в металлургической, химической» горно-обогатительной, строительной, угольной промьппленности в условиях дрейфа статических и динамических характеристик, вызванно" го изменением качества перерабатывае- 10

) мого сырья и состоянием технологического оборудования.

Цель изобретения — повышение качества регулирования.

Сущность изобретения заключается в идентификации статического коэффициента К ), постоянной времени То и порядка и объекта, описываемого передаточной функцией вида и пересчета коэффициентов К, пропорциональной и К интегральной час- 25 тей формируемого регулятором закона управления вида

U(t) = К, g (t) + К) 1 E ()д ° о (2) 30

Идентификация переменных параметров объекта осуществляется путем ана.лиза аналога переходной характеристики объекта на специальным образом сформулированное активное тестирующее воздействие, подаваемое на вход объекта в момент времени, когда выполнены логические условия возможности проведения идентификаций, В мо- 10 мент проведения идентификации обратная связь в системе разрывается и формируется скачок. После окончания идентификации проводится проверка правильности новых расчетных значений К „ и К и осуществляется формирование новых управляющих воздействий.

Отличие изобретения заключается в использовании лишь части, до точки перегиба, переходной характеристики для определения параметров обьекта, и точного аналитического расчета параметров управления по этим параметрам объекта, за счет чего повышаются качество и устойчивость управления.

На фиг.1 изображена блок-схема адаптивного регулятора; на фиг.2 блок-схема блока поиска максимума и третьего блока памяти; на фиг.3 и 4 —, блок-схемы первого и второго блоков памяти; на фиг.5 — блок-схема таймера;на фиг.6 — блок-схема блока формирования выдержки времени;на фиг.7 — блоксхема блока контроля выполнения логичес.ких условий; на фиг . 8 блок-схема анализатора качества; на фиг.9 — блоксхема блока вычисления коэффициентов настройки регулятора; на фиг.10— блок-схема таймера, входящего в блок поиска максимума.

Адаптивный регулятор (фиг.1) содержит блок 1 вычитания, первый 2 и второй 3 блоки сравнения, задатчик 4, фильтр 5, блок 6 дифференцирования, блок 7 определения модуля, инвертор

8,- блок 9 поиска максимума, первый

11, второй 12 и третий 10 блоки памяти, первый 13 и второй 14 масштабные блоки, первый 15, второй 16, третий

17 и четвертый 18 блоки умножения, первый 19 и второй 20 блоки сло- жения, первый 21 и второй 22 аналоговые ключи, интегратор 23, нуль-орган

24, таймер 25, первый 26 и второй 27 блоки формирования выдержки времени, RS-триггер 28, блок 29 контроля выполнения логических условий, анализатор 30 качества, блок 31 вычисления коэффициентов настройки, регулятора, Блок 9 поиска максимума и блок 10 памяти (фиг.2) содержат аналоговые ключи 32-35, блоки 36 и 37 сравнения, интеграторы 38 и 39, фильтр 40 нижних частот, таймер 41, блок 42 сложения, блок 43 формирования импульса стира.ния, блок 44 формирования импульса записи и блок 45 задания опорного напряжения.

Первый блок 11 памяти (фиг.3) содержит аналоговые ключи 46-53, интеграторы 54-59, генератор 60 тактовых импульсов, блок 61 распределения импульсов, первый 62 и второй 63 блоки формирования импульсов.

Второй блок 12 памяти (фиг.4) содержит аналоговые ключи 64 и 65, интеграторы 66 и 67, элемент И 68, блок

69 формирования импульсов. Таймер (фиг ° 5) содержит аналоговый ключ 70 и интегратор 71, Блок 26 формирования выдержки времени (фиг.6) содержит мас- штабный блок 72, блок 73 сравнения, аналоговый ключ 74, интегратор 75, блок 76 элементов И и инвертор 77.

Блок 29 (фиг.?) содержит блоки

78 — 81 сравнения, элементы ИСКЛЮЧАЮ1!1ЕЕ ИЛИ 82 и 83, блоки 84 и 85 эле1432459 ментов И, блок 86 формирования модуля, инвертор 87, блок 88 задания опорного напряжения.

Анализатор 30 качества (фиг.8) содержит фильтр 89 высоких частот, фильтр 90 низких частот, первый 91 и второй 92 выпрямители, блок 93 вычитания, интегратор 94, ограничитель

95 уровня. 1О

Блок 31 (фиг.9) содержит блоки

96-99 вычитания, блоки 100-103 деления, блоки 104-110 умножения, тридца" тиканальные блоки 111-113 аналоговых ключей, аналоговые ключи 114 и 115, 15 дешифратор 116, цифроаналоговый преобразователь 117, задатчики 118-121 опорного напряжения, блоки 122-124 уставок, квадратор 125, блок 126 сложения, блок 127 постоянной вьдержки 2О времени, восьмой блок 128 сравнения, генератр 129 импульсов, счетчик 130 импульсов.

Таймер 41 (фиг.10) содержит аналоговый ключ 131, элемент ИЛИ 132, ин- 25 верторы 133-- 135, интегратор 136, блок 137 сравнения, задатчики 138 и

139 опорного напряжения, элементы

И 140 и 141, Адаптивный регулятор работает сле- 30 дующим образом.

Контролируемый сигнал Х () поступает на второй вход блока 1 вычитания, . на первый вход которого .от задатчика 4 поступает заданное значение Х (), а на выходе формируется сигнал

Сигнал рассогласования g„(t), эа- 4О шумленный помехой, поступает на вход фильтра 5 и далее на вход анализатора 30 качества.

Отфильтрованный сигнал с.ф(t)

Г„(t) с выхода фильтра 5 поступает 45 на входы блока ll памяти, блока 6 дифференцирования, блоков 15 и 17 умножения, нуль-органа 24 и блока 29.

Величина E„(t) первой производной велияины „(г) с выхбда блока 6 дифференцирования поступает для запоминания на второй информационный вход блока ll памяти, а также на третий информационный вход блока 29 и на вход блока 7 определения модуля.

Конструктивно блок 11 памяти состоит из двух параллельно включенных двухъячеечных сдвиговых регистров, схемы управления. Регистры выполнены соответственно на аналоговых ключах

46 — 49, а также интеграторах 54

57, схема управления включает в себя генератор 60 тактовых импульсов и блок 61 распределения импульсов.

Регистры работают аналогично, поэтому рассмотрим только работу регистра, образованного на ключах 46 и 47 и интеграторах 54 и 55.

Генератор 60 тактовых импульсов посылает на вход блока 61 распределения импульсов управляющие импульсы.

Блок 61 распределения импульсов распределяет эти импульсы по вьжодм, и в соответствии с этим сначала сбрасывается в "0" интегратор 55, затем подключается аналоговым ключом 47 к выходу интегратора 54. Поскольку подключение производится на фиксированное время, то в интеграторе 55 записывается напряжение, пропорциональное выходному напряжению интегратора 54.

После закрывания ключа 47 обнуляет-. ся интегратор 54, а затем с помощью ключа 46 в него записывается очередное значение сигнала рассогласования

Е„.

Таким образом, в регистре находит" ся значение сигналов E.„,и Я„. После окончания последнего этапа цикл повторяется, производится перезапись значения Е„ в интегратор 55, а в интегратор 54 записывается новое значение Е„„ и т.д.

Кроме описанных двух регистров со схемой управления в блок ll памяти входят две ячейки памяти со схемами управления и коммутации. В первую ячейку, образованную с помощью ключа

50, интегратора 58 и блока 62 формирования импульса, по сигналу с блока

2 сравнения записывается значение сигнала „, соответствующее значению

E„(t>) . Во второй ячейке, состоящей из аналогового ключа 52, интегратора

59 и блока 63 формирования импульса, записывается по сигналу с блока 29 значение сигнала f.„(0).

Работают обе ячейки аналогичным образом, поэтому рассмотрим работу ячейки образованной аналс"овым ключом 50, интегратором 58 и блоком 62 формирования импульса.

При поступлении с блока 2 сравнения управляющего сигнала блок 62 Формирования импульса сбрасывает интегратор 58, а затем открывает на фиксированное время ключ 50. Таким об1К„) c )E (4) sign E>., = sign E. -1, sign Г „t sign Е „,, где f E zl- допустимое значение модуля рассогласования.

Процесс идентификации разрешается при выполнении условий (4) и поступл нии перед этим сигнала с триггера 28 на блок 29 о завершении предыдущей идентификации, т.е. при переходе фазовой траектории через ось Е, на фа зовой плоскости.

5 14324 разом, в интеграторе 58 записывается значение сигнала E n(t ).

Управление ячейкой, образованной на аналоговом ключе 52, интеграторе

59 и блоке 63 формирования импульса, 5

3 производится от блока 29.

Записанные в интеграторах 58 и 59 ,значения сигналов E Ä(t ) и E „(О) с ,помощью ключей 51 и 53 по сигналу с блока 29 подключаются к пятому информационному входу блока 31, а сигнал с „(О), кроме этого, и к входу .блока 15 умножения.

Активная идентификация заключает1 ! ся в подаче на вход объекта нормированного скачкообразного воздействия

U „(t) = U „-1(t), определяемого в ! блоке 16 умножения по сигналам от !

,блока 12 памяти и блока 11 памяти по ! выражению иск = К Е(0).Ы, (3) стар, где К вЂ” значение настройки К ре1

25 гулятора на предыдущем шаге идентификации, хранимое в блоке 12 памяти; с(О) — величина сигнала рассогХ»

X(t) .в момент t о подачи скачка, записыаемая в блок 1.1 памяти по сигналу от блока 29;

Ы вЂ” нормирующий умножитель, устанавливаемый в бло- 35 ке 16 умножения и анализа аналога переходной характеристики объекта.

Скачкообразное воздействие (3) подается в момент о, определяемый 4О в блоке 29 при достижении "О" первой производной E(ta) величины рассогласования при выполнении следующих логических условий:

59 6

При выполнении условий (4) сигналы с первого блока 29 поступают на первый вход записи блока ll памяти, управляющие входы блока 16 умножения, аналоговых улючей 21 и 22, блока 26 формирования выдержки времени, вход запуска блока 31 и таймера 25. Блок

29 блокируется до прихода сигнала от триггера 28, разрешающего проведение новой идентификации. Ключ 21 открыт, ключ 22 закрыт.

Сформированный B блоке 16 умножения сигнал (3 ) через открытый аналоговый ключ 21 поступает на второй вход блока 20 сложения, на первый вход которого сигнал не поступает, так как аналоговый ключ 22 закрыт сигналом от блока 29 через инвертор 8.

Блок 29 работает следующим образом.

На вход блока 78 сравнения поступает сигнал с первого выхода блока 11 памяти, на второй вход блока 78 сравнения подается опорное напряжение

U д= О, на второй вход блока 84 элементов И подан модуль заданного значения сигнала рассогласования IE zl от блока 88 задания опорного напряжения, а на первый вход подается сигнал с выхода блока 86 формирования модуля, на вход которого поступает сигнал с выхода фильтра 5, на вход блока 80 сравнения подается сигнал с второго выхода блока 11 памяти, на второй вход блока 80 сравнения подано опорное напряжение Пс„= О.

Выполнение первого условия (4) контролируется блоком 86 формирования модуля, блоком 79 сравнения и блоком

88.

Выполнение второго условия контролируется с помощью блоков 78 и 80 сравнения,, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

82 и инвертора 87. Контроль второго условия производится следующим образом. Пусть в какой-то п-й момент времени на вход блока 29 поступает величина рассогласования E.„,, Знак сигнала рассогласования E.„, определяется с помощью блока 78 сравнения.

Если с„, т Uo„, то на выходе блока 78 сравнения формируется сигнал, равный логической единице, а если

E „, < U „, то на выходе этого блока формируется сигнал логического нуля.

Знак величины с. „,определяется аналогичным образом с помощью блока

80 сравнения.

32459 8

10

Сигнал Uо,„„(3) от блока 20 сложения через блок 17 умножения поступает на выход регулятора и далее на вход объекта. Одновременно с этим по сигналам от блока 29 включается блок

31, блок 26 формирования выдержки времени и таймер 25, отмечая начальный момент времени t поиска максимума л

lX 1 модуля скорости изменения величины E „(й), и определяется величина задержки в блоке 26 по сигналу от блока 12, пропорциональному оценке постоянной времени объекта T на пре7 14

Соответствие знаков сигналов и Я „, проверяется с помощью элемента ИСКЛЮЧАЮ1 1ЕЕ HJIH 82. При равенстве, знаков на выходе элемента 82 будет уровень логического нуля ° Этот сигнал через инвертор 87 поступает на вход элемента И 84.

Выполнение третьего условия контролируется с помощью блоков 80 и 81 сравнения, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

83. Контроль производится следующим образом. С выхода блока 11 памяти на вход блока 80- сравнения поступает сигнал Я„ „ который сравнивается в блоке 80 сравнения с опорным напряжением Ueq .= О, Сигнал с„с выхода блока 6 дифференцирования поступает на вход блока 81 сравнения, где также сравнивается с опорным напряжением U = О. Сигналы с выходов блоков

80 и 81 сравнения поступают на входы элемента 83, на выходе которого в случае неравенства знаков будет уровень логической единицы. Этот сигнал поступает на вход элемента И 84. При выполнении всех трех условий на выходе элемента И 84 будет сигнал, равный логической единйце. Сигнал с выхода этого блока поступает на второй управляющий вход блока ll памяти и вход элемента И 85, на второй вход которого поступает сигнал о разрешении начала новой идентификации от

RS-триггера 28. Если на обоих входах элемента 85 присутствуют сигналы ло" гической единицы, с выхода элемента

85, являющегося первым выходом блока

29, поступают управляющие сигналы на блок 11 памяти, блок 15 умножения., блок 26 выдержки времени, бйок 31, таймер 25, аналоговый ключ 21 и инвертор 8, приводя всю схему в состояние новой идентификации параметров объекта регулирования.

55 дыдущем шаге идентификации. С выхода блока 26 с выдержкой времени, равной

0,2 х Т (п-l), поступает сигнал на вход разрешения блока 9 поиска максимума, на первый информационный вход которого поступает текущее значение модуля производной сигнала рассогласования lE.. !с выхода блока 7 определения модуля.

Таймер 25 работает следующим образом.

При поступлении на управляющий . вход аналогового ключа логической единицы. сигнал U „ через ключ 70 поступает на вход интегратора 71, сигнал на выходе которого возрастает пропорционально времени. Сброс интегратора производится по сигналу с выхода нульоргана 24.

Блок 26 выдержки времени работает сле .ующим образом.

На вход масштабного блока 72 поступает сигнал оценки постоянной времени на предыдущем шаге идентификации

Т (n-1). Масштабный блок 72 имеет коэффициент передачи 0,2, таким образом, на первый вход блока 73 сравнения поступает сигнал 0,2 То(п-l).

При поступлении на входы блока 76 элементов И сигналов на выходе его устанавливается уровень логической единицы, которая поступает на управляющий вход ключа 74, который открывается и сигнал U о поступает на вход интегратора 75, на выходе которого сигнал возрастает по линейному закону. Когда этот сигнал превысит сигнал 0,2 Т„(п-l), на выходе блока

73 сравйейия появляется сигнал, равный логической единице. Этот- сигнал сдвигается по отношению к входному на время 0,2 Т„(n-l).

При исчезновении сигналов на входах блока 76 аналоговый ключ 74 закрывается, а интегратор 75 сбрасывается в нуль с помощью инвертора 77.

В блоке 9 поиска максимума оценивается величина максимального значения модуля производной 1X I, которая поступает на вход блока 10 памяти для запоминания, и далее с его второго выхода на третий информационный вход блока 31, на второй информационный вход которого с первого выхода блока 10 памяти поступает величина времени достижения модулем производной величины рассогласования свое1432459 го.максимального значения, которое определяется в блоке 9.

Данная величина t n, запомненная в блоке 10 памяти, поступает на второй

5 вход блока 2 сравнения, на первый вход которого с выхода масштабного блока 13 поступает сигнал величиной

О, 3 (n -1 ) Т„ (и"1 }, где T(>(n-1 ) оценка постоянной времени Тд объекта на предыдущем (п-1}-м шаге идентификации, хранимая в блоке 12 памяти и определенная в блоке 31.

Блоки 9 и 10 работают. следующим образом.

При появлении сигнала на выходе блока 26 выдержки времени, который разрешает блоку 9 начать поиск максимума, открывается ключ 32 и сбрасывается таймер 41 . Сигнал f E <.(t)! с выхода блока 7 определения модуля поступает на первый вход блока 36 сравнения, а на второй вход поступает сигнал! E4,„ (t)l с выхода фильтра 40, Этот сигнал запаздывает во времени 25 по сравнению с входным сигналом.

В зависимости от этих сигналов на выходе блока 36 сравнения присутствует уровень логического нуля или единицы в соответствии с условиями 30 ! аф„(г)) — )Яф„, (е)! 7 01 О, При появлении на выходе блока 36 сравнения уровня логической единицы запускается таймер 41 и производится запись значения !Kyn(t) + Й (где

Д вЂ” порог чувствительности блока 36 сравнения) в блок 10 памяти в ячейку, образованную с помощью аналогового ключа 34, интегратора 38 и также блоков формирования импульсов записи 44 и стирания 43. В ячейку, образованную 4 на ключе 35 и интеграторе 39, записы- . вается значение времени ),.

Блок 31 работает следующим образом.

В блоке 122 уставок хранится значение m определяемое по выражению -< )

n-i с- (n-1) 1 (и-1)! т е,)) J (n-1)"

55 при изменении и от 1 до 30, В блоке 123 уставок хранятся значения величины, определяемой по формуле е (п-1)! при изменении п от 1 до 30.

В блоке 124 уставок хранятся значения величины, определяемой по выражению (n-1) (и+)) -1 при изменении и от 1 до 30, Работа блока 31 заключается в вычислении промежуточного параметра

m. По этому значению определяется порядок объекта п,а затем определяюгся значения То ° и Ко, а по этим значениям определяются значения настройки регулятора К„ и К- .

Блок работает в такой последовательности.

По поступающим сигналам f (О), (), Х(), t > с помощью блока 96 вычйтания, блока !04 умножения и блока 100 деления определяется значение промежуточного параметра m, который поступает на вход блока 97 вычитания, на второй вход которого поступают поочередно сигналы уставок ° Это происходит следующим образом. При поступлении с выхода блока 29 сигнала сбрасывается счетчик 130 импульсов, Если разность т-тп меньше нуля, то на выходе блока 128 сравнения присутствует сигнал, разрешающий работу генератора

129 импульсов, которые подсчитываются счетчиком 130. Дешифратор 116, управляя работой ключей, входящих в состав блока ill аналоговых ключей, подключает поочередно уставки m„ к входу блока 97 вычитания. Когда разность ш-ш стает больше нуля, блок 128 сравнения запрещает работу генератора 129 импульсов. Таким образом, в счетчике

130 записывается число, соответствующее порядку объекта п.

По значениям п, t и р с помощью аадатчиков 118 и 119 опорного напряжения, блоков.98 и 99 вычитания и блока 107 умножения по выражению вычисляется значение напряжения параметра Т„.

С помощью блоков 109 и 110 умножения и блока 103 определяется значение

К . На входы бл ка 109 умножения поступают сигналы Х,.t и сигнал, равный (е" (n-1)!)/(п-1)", который поступа11 l 4324 ет с блока 123 устанок через блок 112 аналоговых ключей в зависимости от значения,, определенного н счетчике

130. На входе блока 103 .деления, на

5 который поступают сигналы с блоков

109 и 110 умножения, получают оценку коэффициента усиления объекта К,.

По полученным значениям и, К и Т определяются настройки регулятора К! и К а

Вычисление К производится с по1 мощью блока 105 умножения, на вход которого поступает сигнал (п-1) / (п+1) l5 с блока 124 уставок через блок 113 аналоговых ключей, и сигнал, равный

К, от блока 103 деления, Вычисление К производится с помощью блоков 106 — 108 умножения, за- 20 датчиков 120 и 121 опорного напряжения, блока 102 деления.

Масштабирующий коэффициент блока

13 равен О 3 (neP-1) где n eP — средУ S

25 неарифметическое значение порядка и объекта, в рабочем диапазоне изменения технологических, технических.и структурных параметров объекта, изменяющих его порядок и от минималь30 мин макс ного п до максимального и значения, т,е. м!!и и

35 и определяется при первоначальной настройке регулятора,.

Если t (n) (0,3(п -1)Т (п-l), то управление остается прежним и коэффициенты К1 и К управления не пересчитываются. В обратном случае, при t (n) > 0,3 (и -1) Т (n-1) сигнал с выхода блока 2 сравнения поступает на вход считывания блока 31, вход 45 масштабного блока 14, первый вход за- писи блока 12 памяти, управляющий вход блока 27 формирования постоянной выдержки времени, и вход записи блока II памяти„ в котором дополнительно запоминается величина Я(й ), и совместно с величиной E(t ) соответственно с четвертого и третьего информационных выходов блока 11 памяти поступает на пятый и четвертый информационные входы блока 31.

В блоке 31 производится вычисление новых настроек К „ и К регулятора следующим образом.

E (t, )-c(tg) л

Х(е,)- t. (5) Затем по вт!ражению, аппроксимирующему обратную зависимость n = f (m), где прямая зависимость имеет нид

1- (n-1) з п-1)!

И-1 !!

m f (n) =(e 1

4! - (п-1)"

g=o (6) определяется порядок и объекта, причем принимается ближайшее целое и, Результаты расчетон по выражению (6) приведены в таблице, по которой, определив по (5) значение m, выбирается ближайшее и. Если измеренное m по выражению (5) выходит эа пределы

0,21 z m (1,.72, то принимается и, равное или 2 при m «„, 1,72, или n = 30 при m« $0,21.

n m

1,718

0,847

0,599

0,498

0,445

0,411

О, 386

0,365

0,348

0,333

0,321

0,309

0,299

0,290

О, 281

О, 273

0,266

0,259

0,254

0,248

12,13

15

17

19

21

59

По и !!ереннь!! величинам Е (Г,), f (t ), X(t,), !. 1. определяется промежуточный параметр Ill ITo выражению

14

1432459

22 0,243

23 0,238

0,233

0,229

26 0,225

О, 221

0,217

28

29 0,214

30 О, 211

По выражению

t Ф-Р

Т о (7) где P — малая постоянная времени, пропорциональная инерционности системы регулирования, определяется постоянная времени Т

По выражению и

Х(tg) е (n-1 . tg (и-1} Е (О)- К, Определяется коэффициент усиления

К объекта.

Настройки регулятора К и К g on<

30 ределяются по следующим выражениям: ,(и-I ) к с — — — - — — ° (9)

1 «-< (п+1 ) Ко

4п (п-1 " " 4пК

T,,Êô-(n+ 1 ) Т д(п+1)

Новые значения К< и То записываются в блок 12 памяти.

Одновременно с этим сигнал с выхода блока 2 сравнения поступает на второй управляющий вход блока 26 формирования выдержки времени, обнуляя канал выдержки времени на идентификацию, и с выдержкой времени, равной времени вычисления К < и К по выражениям (5) — (10), выключает ключ

21 и включает ключ .22," разрешая прохождение на блок 20 сложения сигнала управления, сформированного в блоках

17, 23, 15 и 19, составляющих линейньгй пропорционально-интегральный регулятор следующим образом.

Новое значение параметра К с втоФ 1 рого информационного выхода блока 12, 55 памяти поступает на второй вход блока

15 умножения, на первый вход которого поступает отфильтрованная величина сигнала рассогласования E(t). На выходе блока 15 умножения формируется сигнал, равный К „ g(t), Новое значение параметра К> с выхода блока 31 поступает на второй вход блока 17 умножения, на первый вход которого пос тупает с выхода фильтра 5 величина

E(t). Это произведение К " f(t) интегрируется интегратором 23, сигнал с выхода которого поступает на первый вход блока 19 сложения, к второму входу которого подключен выход блока

16 умножения.

Таким образом, на выходе блока 19 сложения сформирован сигнал управления, равный

1 к,цс) + 1 к,к(;)а<, о который через аналоговый ключ 22 и блок 20 сложения поступает на второй вход блока 18 умножения, на первый вход которого поступает сигнал от анализатора 30 качества, Интегратор

94 анализатора 30 качества формирует закон перенастройки общего коэффи- . циента усиления К адаптивного регулятора, одинаково влияющего на интегральную и пропорциональную составляющие формируемого регулятором закона управления, а ограничитель 95 уровня служит для сохранения устойчиt вости замкнутой системы при значи-: тельных изменениях динамических пара метров объекта и одновременном изменении задания, т.е. при возможном резком увеличении общего коэффициента усиления в цепи обратной связи, Анализатор 30 качества работает следующим образом.

Пусть в результате случайных коле" баний свойств перерабатываемого сырья коэффициент усиления Ко объекта увеличен по сравнению с номи-: . нальным значением, при котором осуществляется наладка регулятора.

Спектральная характеристика сигнала на выходе блока 1 вычитания деформирована в сторону увеличения высокочастотной части спектра. Вследствие этого интегральная составляющая выпрямленного сигнала высокочастотной ветви анализатора 30 качества становится больше аналогичной величины для низкочастотной ветви анализатора.

При этом, сигнал рассогласования на выходе блока 93 вычитания является отрицательным, в результате чего на

15 143 24 выходе интегратора 94 получается от-, рицательное приращение коэффициента усиления регулятора. Уменьшение коэффициента усиления объекта приводит к .увеличению низкочастотной состав5 ляющей спектра на входе анализатора

30, что, в свою очередь, вызывает уменьшение рассогласования по абсолютной величине и уменьшение. скорости изменения настроившегося коэффициента усиления регулятора, Перестройка последнего прекращается в случае баланса интегральных составляющих низкочастотной и высокочастотной частей спектра сигнала, что соответствует сохранению в основном контуре заданного запаса устойчивости, определяемого расчетными значениями параметров и К< управления U(t) и приближен- gp ной мийимизации среднего квадрата ошибки сложения. Фильтр 5 влияет так» же на запас устойчивости, поддерживаемый в основном контуре.

Одновременно с этим текущее время 2g регулирования t с выхода таймера 25 поступает на второй вход блока 3 сравнения, на первый вход которого с выхода масштабного блока 14 поступает сигнал, равный ЗТО, где 3 — коэффициент масштабирования блока 14, а То — величина оценки постоянной времени, поступающая с первого выхода блока 12 памяти. Во всех режимах, если, t r ЗТ ;, сигнал от блока 3 сравнения поступает на R-вход RS-триггера 28, который по управляющему входу блока

29 разрешает проведение новой идентификации и фиксирует окончание предыдущей. При этом сигнал Е(й) с выхода фильтра 5 поступает на вход нуль-органа 24, фиксирующего близость нулю величины K(t), т.е. окончание процес,са регулирования при апериодическом его характере, что определено видом расчетных выражений (9) и (10) и логикой идентификации параметров Ко, Ти и, Выходной сигнал нуль-органа 24 поступает на входы сброса интегратора 23, таймера 25, вход записи блока

10 памяти и. управляющий вход анализатора 30 качества, приводя их в исход ное состояние, обнуляя интеграторы этих блоков.

Адаптивный регулятор полностью приведен в состояние готовности, как и к парированию возможного рассогласования Е(й), так и к идентификации па16 раметров Т, К и и объекта и адаптации своих настроек К, и К>.

Управление технологическими процессами обогащения с помощью предлагаемого адаптивного регулятора повышает достоверность информации, используемой при выработке управляющих воэдействий, по сравнению с известным, что позволяет повысить объем производимой товарной продукции на 0,47. при одновременном снижении потерь полезного компонента на 0,4Х.

Формула изобретения

Адаптивный регулятор, содержащий первый блок сложения, первый аналоговый ключ, RS-триггер, блок вычитания, подключенный первьм и вторым входами сбответственно к выходу задатчика и к входу адаптивного регулятора, а выходом через фильтр — к первому информационному входу первого блока памяти, первому входу первого блока умножения и через последовательно соединенные блок дифференцирования и блок определения модуля — к первому информационному входу блока поиска

1 максимума, первый и второй выходы первого блока памяти соединены с первым и вторым информационными входами блока контроля выполнения логических условий, третий информационный вход которого подключен к второму информационному входу первого блока памяти и выходу блока дифференцирования, информационный вход первого блока формирования выдержки времени соединен с первым выходом второго блока памяти и через первый и второй масштабные блоки — с первыми входами соответственно первого и второго блоков сравнения, второй вход второго блока сравнения подключен к выходу таймера, соединенного входом управления запуском с первым выходом блока контроля выполнения логических усло1 вий, управляющим входом второго блока умножения и первым управляющим входом первого блока формирования выдержки времени, выход которого подключен к входу разрешения блока поиска яаксимума, выход первого блока сравнения соединен с входом считывания блока вычисления коэффициентов настройки регулятора и с первым входом записи второго блока памяти, подключенного вторым выходом к первым информационным входам второго блока

17

1432/1 умножения и блока вычисления коэффипиентов настройки регулятора, первый выход которого соединен с первым информационным входом второго блока

5 памяти и вторым входом первого блока умножения, подключенного первым входом к первому входу третьего бло ка умножения, второй и третий выходы

,блока вычисления коэффициентов наст- 1О ройки регулятора соединены соответственно с Вторым информационным входом второго блока памяти и вторым входом ,третьего блока умножения, подключен-! ного выходом через интегратор к пер-! вому входу второго блока сложения, второй вход которого соединен с выхо, дом первого блока умножения, отличающийся тем, что, с целью

1 повышения качества регулирования, введены второй блок формирования вы, держки времени, третий блок памяти, .,второй аналоговый ключ, четвертый

: блок умножения, инвертор, нуль-орган и анализатор качества, информа- 25, ционный вход которого подключен к вы ходу блока вычитания, управляющий, вход — к входу записи третьего блока памяти, входу сброса интегратора,входу сброса таймера и выходу нуль-opra- gp на, соединенного входом с первым входом третьего блока умножения, а выход — к входу четвертого блока умножения, соединенного вторым входом с выходом первого блока сложения, а выхо35 дом — с выходом адаптивного регулятора, первый выход блока контроля выполнения логических условий подключен к первому входу записи первого блока памяти, управляющему входу пер- 4О вого аналогового ключа и через инвертор — к управляющему входу второго аналогового ключа, соединенного информационным входом с выходом второго блока сложения, а выходом — с первым 4,5 входом первого блока сложения, второй вход которого подключен к выходу первого аналогового ключа, соединенного входом с выходом второго блока умножения, выход второго блока сравнения подключен к входу установки в нулевое состояние RS-триггера, подключенного входом установки в единичное состояние к выходу второго блока формирования выдержки времени, а выходом — к входу разрешения блока контроля выполнения логических условий, второй выход которого соединен с входом считывания первого блока памяти, подключенного вторым входом записи к управляющему входу второго блока формирования выдержки времени, второму управляющему входу первого блока формирования выдержки времени и выходу первого блока сравнения, второй вход которого соединен с вторым информационным входом блока вычисления коэффициентов настройки регулятора и первым информационным выходом третьего блока памяти,, подключенного вторым информационным выходом к третьему информационному входу блока вычисления коэффициентов настройки регулятора и второму информационному входу блока поиска максимума, три выхода которого соединены с соответствующими входами третьего блока памяти, подключенного четвертым информационным входом к выходу таймера, третий выход первого блока памяти соединен с вторым информационным входом второго блока умножения и четвертым информационным входом блока вычисления коэффициентов настройки регулятора, подключенного пятым информационным входом к четвертому выходу первого блока памяти, входом запуска к входу запуска таймера и управляющим выходом к второму-входу записи второго блока памяти, а выход фильтра соединен с четвертым информационным входом блока контроля выполнения логических условий.

1432459

Фиа2

Фиг. 3

1432й59 432459

Фиг.д

1 43 2 59

1432459

Составитель В.Башкиров. Редактор А.Козориз Техред Л.Сердюкова Корректор В.Бутяга

Заказ 5438/39

Тираж 866 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4