1432517 - Арифметическое устройство в модулярной системе счисления

Арифметическое устройство в модулярной системе счисления

Иллюстрации

Показать все

Реферат

Изобретение относится к вычислительной технике и предназначено для использования в быстродействующих специализированных вычислительных системах конвейерного типа, функционирующих в модулярной системе счисления . Целью изобретения является расширение области применения за счет обработки операндов, представленных в форме с плавающей запятой. Поставленная цель достигается тем, что в арифметическое устройство в модулярной системе счисления, содержащее блок 10 синхронизации, блок 11 модульного умножения, узел 13 предварительной обработки мантисс, регистры 14 и 15 второго и первого операндов., блок 16 вычисления интервального индекса , группы мультиплексоров 17, 22 и 24, блоки 18, 19 хранения констант, блок 20 групп элементов ИЛИ, группу блоков 21 суммирования вычетов, формирователь 23 интегральных характеристик модулярного кода, блок 25 вычисления интервального индекса произведения , узел 26 формирования результатов операции умножения, узел 27 формирования результатов масштабирования , узел.28 формирования результатов операции сложения и элемент 33 задержки, введены узел 12 обработки порядков, узел 29 контроля аддитивного переполнения, блок 30 вычисления интервального индекса и группы 31,, 32 мультиплексоров с соответствующими связями. 10 шт., 1 табл. Ф 4 СО N СП

союз coeETCWX

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) (so 4 С 06 F 7/72

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО;ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4197268/24-24 (22) 16.02.87 (46) 23 ° 10.88. Бюл. Р 39 (71) Научно-исследовательский институт прикладных физических проблем им. A.È.Ñåâ÷åíêî (72) А.А.Коляда, И,Ю.Селянинов и А.Ф.Чернявский (53) 681.3(088.8) (56) Авторское свидетельство СССР

9 857992, кл. G 06 F 7/72, 1979.

Авторское свидетельство СССР

В 1356821, кл. G Об Р 7/72, 1986. (54) АРИФИЕТИЧЕСКОЕ УСТРОЙСТВО В

ИОДУЛЯРНОЙ СИСТЕМЕ СЧИСЛЕНИЯ (57) Изобретение относится к вычислительной технике и предназначено для использования в быстродействующих специализированных вычислительных системах конвейерного типа, функционирующих в модулярной системе счисления. Целью изобретения является расширение области применения за счет обработки операндов, представленных в форме с плавающей запятой. Поставленная цель достигается тем, что в арифметическое устройство в модулярной системе счисления, содержащее блок 10 синхронизации, блок 11 модульного умножения, узел 13 предварительной обработки мантисс, регистры

14 и 15 второго и первого операндов, блок 16 вычисления интервального индекса, группы мультиплексоров 17, 22 и 24, блоки 18, 19 хранения констант, блок 20 групп элементов ИЛИ, группу блоков 21 суммирования вычетов, формирователь 23 интегральных характе, ристик модулярного кода, блок 25 вычисления интервального индекса произ ведения, узел 26 формирования резуль- ф татов операции умножения, узел 27 формироваиия равультатов маоштабиро- (/1 вания, узел 28 формирования результа- ю тов операции сложения и элемент 33 задержки, введены узел 12 обработки порядков, узел 29 контроля аддитивного переполнения, блок 30 вычисления " интервального индекса и группы 31, м Ь

32 мультиплексоров с соответствующи- ©ф ми связями. 10 ил., 1 табл. Ю

1432517

Изобретение относится к вычислительной технике и предназначено для использования в быстродействующих специализированных вычислительных системах конвейерного типа, Функционирующих в модулярной системе счисления.

Цель изобретения вЂ” расширение области применения за счет обработки 10 операндов, представленных в форме с плавающей запятой.

На фиг,,f представлена схема ариф-! метического устройства в модулярной системе счисления; на фиг.2 вЂ” схема f5 блока синхронизаций на фиг.3 - -схема узла обработки порядков; на Фиг.4 схема узла предварительной обработки мантисс; на фиг.5 вЂ” схема первого блока хранения констант; на фиг.6 - ?0 схема формирователя интегральных характеристик модулярпого кода) па фиг.7 вЂ” схема блока вычисления интервального иццекса произведения на фиг.8 "- схема узла формирования ре- 25 зультатов операции умножения; на фиг.9 вЂ” схема узла формирования результатов операции сложения, на фиг„10 вЂ” схема узла контроля аддитивного переполнения. 30

Арифметическое устройство (с плавающей запятой) в модулярной системе счислепня (фиг. 1) содержит установочный вход I, вход 2 кода операции, вход 3 сброса, тактовый вход 4, вход

5 номера масштаба, вход 6 мантиссы второго операнда, вход 7 порядка второго операнда, вход 8 мантиссы первого операнда, вход 9 порядка первого операнда, блок 10 синхронизации, блок 40

11 моцульного умножения, узел 12 обработки порядков, узел 13 предварительной. обработки мантисс, регистр 14 второго операнда, регистр 15 первого операнда, первый блок 16 вычисления интервального индекса, первую группу мультиплексоров 17, первый 18 и второй 19 блоки хранения констант, блок

20 групп эпементов ИЛИ, группу блоков

21 суммирования вычетов, вторую груп пу мультиплексоров 22„ формирователь

23 интеграпьных характеристик модулярного коца, третью группу мультиплексоров 24, блок 25 вычисления инттервального индекса произведения, узел 26 Формирования результатов операции умножения, узел 27 формирования результатов машстабирования, узел 28 формирования результатов операции

Код операции

Онер ация

Сложение с плавающей запятой

Вычитание с плавающей запятой

Умножение с плавающей запятой

Масштабирование чисел

Определение знака числа

Вход дешифратора 48 . является входом задания режима блока 10 синхронизации, первый и второй выходы десложения, узел 29 контроля адцитивного переполнения, второй блок 30 вы- . числения интервального индекса, четвертую и пятую группы мультиплексоров

31 и 32, элемент 33 задержки, выход

34 мантиссы суммы устройства, выход

35 порядка суммы, выход 36 аддитивного переполнения устройства, выход 37 сигнала готовности устройства, выход

38 сигнала запрета, выход 39 сигнала окончания операции типа сложения, выход 40 сигнала окончания операции умножения, выход 41 сигнала окончания операций масштабирования„ выход 42 сигнала окончания операции определения знака, знаковый выход 43, выход

44 ман-.иссы произведения, выход 45 порядка произведения, выход 46 мультипликативного переполнения, выход 47 результата масштабирования.

Блок 10 синхронизации (фиг.2) содержит дешифратор 48, первый элемент

ИЛИ 49, с первого по четвертьй сдви- говые регистры 50-53, первьй триггер

54, элементы ИЛИ 55-59 (с второго по шестой), элемент И 60, седьмой элемент ИЛИ 61, первый 62 и второй 63 двухразрядные счетчики, восьмой 64, девятый 65 и десятьй 66 элементы

KIN, второй триггер 67, элементы ИЛИ

68-71 (с одиннадцатого по четырнадцатый) .

Разрядности регистров 50-53 соот ветственно составляют (2Т + 11), (2Т + 11), (Т + 3) и (Т + 2) бит, где Т = 71og K Г, K вЂ” число оснований модулярной системы счисления, через

7х (обозначается наименьшее целое число, не меньшее х.

На вход задания режима блока 10 поступают значения, указанные в таблице.

3 14 шифратора 48 соединены соответственно с первым и вторым входами элемента

ИЛИ 49, выход которого подключен к входу младшего (нулевого) разряда сдвигового регистра 50, третий, чет= вертый и пятый выходы дешифратора 48 подключены к входам младших разрядов соответственно сдвиговых регистров

51-53. Входы сброса всех сдвиговых регистров, вторые входы элементов

ИЛИ 56 и 58 и пятый вход элемента

ИЛИ 6 1 объединены и подключены к входу сброса блока 10, входы управления сдвигом сдвиговых регистров объединены и подключены к тактовому входу блока 10. Выходы нулевого, первого, (Т+4), (T+5), (Т+6), (2Т+6), (2Т+7) и (2Т+1О)-го разрядов регистра 50 являются его выходами соответственно с первого по восьмой, выходы нулевого, первого, второго„ (Т+4), (Т+5). (Т+8), (27+6), (2Т+7), (2Т+8) и (2Т+10) -ro разрядов регистра 51 являются его выходами соответственно с первого по десятый, выходы нулевого и (Т+2)-ro разрядов регистра 52 являются соответственно первым и вторым его выходами, а выходы нулевого и (Т+1) го разрядов регистра 53 являются соответственно его первым и вторым выходами.

Нулевые входы триггеров 54 и 67, а также первый вход элемента ИЛИ 66 объединены и подключены к установочному входу блока 10, информационный вход триггера 54 подключен к входу младшего разряда входа задания режима блока 10. Выход триггера 54 соединен с первым входом элемента И 60, выход которого подключен к второму входу элемента ИЛИ б6, второй вход элемента И 60 и первый вход элемента ИЛИ 71 объединены и подключены к первому выходу регистра 50. Первые входы элементов ИЛИ 61, 69 и 70 объединены и подключены к второму выходу регистра 50, первый и второй входы элемента ИЛИ 57 соединены соответственно с третьим и четвертым выходами регистра 50. Первые выходы элементов ИЛИ 58 и 65 объединены и подключены к пятому выходу регистра 50, первые входы элементов

ИЛИ 64 и 59 подключены соответственно к шестому и седьмому выходам регистра 50, первые входы элементов ИЛИ 55 и 68 объединены и подключены к первому выходу регистра 5 1, вторые входы элементов ИЛИ 55, 68, 69 и 71 объеди32517

ЗО

25 иены и подключены к второму выходу ререгистра 5 l Первый вход элемента

ИЛИ 56, второй вход элемента KIN 61 и третий вход элемента ИЛИ 68 объединены и подключены к третьему выходу регистра 5 1. Вторые входы элементов

ИЛИ 65 и 64 подключены соответственно к шестому и восьмому выходам регистра 51, девятый выход которого соединен с вторым входом элемента ИЛИ 59.

Третий вход элемента ИЛИ 61 и второй вход элемента KIH 70 объединены и подключены к первому выходу рег»»стра

52, а четвертый вход элемента ИЛИ 61 соединен с первым выходом регистра 53.

Счетные входы счетчиков 62 и 63 подключены соответственно к выходаь» элементов ИЛИ 55 и 57, входы сброса счетчиков 62 и 63 подключены соответственно к выходам элементов ИЛИ 56 и 58. Выход элемента ИЛИ Ь 1 соединен с единичным входом триггера 67. Выход элемента ИЛИ 66, четвертый и пятый» выходы регистра 5 1 выходы триггера 67, счетчика 62, третий выход регистра 5 1, выходы элемента ИЛИ 68, счетчика 63, первый выход регистра

53, выходы элементов ИЛИ 69 и 64, седьмой выход регистра 51, выходы элементов ИЛИ 70 и 59, четвертый выход регистра 50, выходы элементов

ИЛИ 71 и 65, восьмой выход регистра

50, десятый выход регистра 51 и вторые выходы регистров 52 и 53 подклю.чены соответственно к выходам с пер- о

l вого по двадцать первый блока 10 синхронизации.

Блок 11 модульного умножения содержит умножители "o модулям и»,, m, ..., m модулярной системы счисления, являющимся попарно взаимно простыми числами, и регистр, причем первые входы модульных уиножителей объединены и подключены к входу первого сомножителя блока 11, вторые их входы объединены и подключены к входу второго сомножителя блока 11 выходы также объединены и подключены к входу регистра, выход которого является выходом блока 11.

Узел 12 обработки порядков (фиг.3) содержит сумматор 72 порядков, первую группу мультиплексоров 73, вычитатель

74 порядков, триггер 75, регистр 76, » вторую группу мультиплексоров 77, элемент 78 задержки и третью группу мультиплексоров 79. Сумматор 72 и вычитатель 74 реализуют соответствующие

1432517 операции над порядками, представляе мыми в прямом (или дополнительном) двоичном коде, причем"на одном выходе вычитателя 74 формируется абсолют5 ное значение разности порядков, а на другом вЂ” знак разности порядков.

Элемент 78 задержки представляет собой цепочку из (2Т+9) последовательно соединенных регистров. 10

Первые входы сумматора 72, вычнтателя 74 и первый информационный вход группы мультиплексоров 73 объединены и подключены к первому информационному входу узла 12, вторые входи сумматора 72, вычитателя 74 и второй информационный вход группы муль: типлексоров 73 объединены и подключены к второму информационному входу узла 12, третий информационный вход 20 которого соединен с первым информационным входом группы мультиплексоров

79, второй информационный вход которой подключен к выходу разности вычитателя 74, выход знака которого сое- 25 динен с входом триггера 75, выходом подключенного к управляющему входу группы мультиплексоров 73. Выход сум матора 72 через регистр 76 соединен с вторым информационным входом группы д0 мультиплексоров 77, первый информационный вход которой подключен к выходу группы мультиплексоров 73. Выход группы мультиплексоров 77 соединен с входом элемента 78 задержки. Управля35 . ющие входы групп мультиплексоров 77

: и 79 объединены и подключены к управляющему входу узла 12. Выходы элемента 78 задержки, группы мультиплексоров 79 и триггера 75 являются соот40 ветственно первым, вторым и третьим выходами узла 12.

Узел 13 предварительной обработки мантисс (фиг.4) содержит первую, вторую и третью группы мультиплексоров

80-82, формирователь 83 дополнительного кода, первый элемент 84 задержки, четвертую группу мультиплексоров 85, второй элемент 86 задержки, группу 87 .элементов запрета.

Формирователь 83 дополнительного кода служит для получения по входному модулярному коду (X 1, ..., Хк) некоторого числа Х Е D модулярного кода (1«Х 1 ° ° (Хк ) рк) числа Х гдеD= (-вИ +1, ..., mNkt-1) диапазон модулярной системы счисления, m = шд вЂ” нечетный вспомогательный модуль, выбираемый из условий

mk 7 2mî+ K- 2; mo) К- 1; MK( к-с

П m;; X,. =1Х „..

/= <

Элементы 84 и 86 задержки осущест- вляют задержку соответственно на (Т+2) и (Т+4) тактов.

Вторые информационные входы групп мультиплексоров 80 и 81, а также первые информационные входы групп мультиплексоров 82 и,85: объединены и подключены к первому информационному " входу узла 13. Первые информационные входы групп мультиплексоров 80 и 81, второй информационный вход группы мультиплексоров 82 и вход формирователя 83 дополнительного кода объединены и подключены к второму информационному входу узла 13. Управляющие входы групп мультиплексоров 81 и 82 объединены и подключены к первому управляющему входу узла 13, управляющие входы групп мультиплексоров 80 и 85 объединены и подключены к второму управляющему входу узла 13. Выход группы мультиплексоров 80 соединен с входом элемента 84 задержки, выход группы мультиплексоров 81 подключен к второму информационному входу группы мультиплексоров 85, выход группы мультиплексоров 82 соединен с входом элемента 86 задержки. Выход формирователя 83 соединен с информационным входом группы элементов 87 запрета, управляющий .вход которой соединен с третьим управляющим входом узла 13. Выходы элемента 84 задержки, группы мультиплексоров 85, элемента

86 задержки и группы элементов 87 запрета являются соответственно четвертым, вторым, третьим и первым выходами узла 13.

Регистр 14 второго операнда состоит из,подрегистра мантиссы и подрегистра порядка второго операнда, первый и второй информационные входы подрегистра мантиссы и информационный вход подрегистра порядка являются соответственно первым, вторым и третьим информационными входами регистра 14, управляющие входы приема кода подрегистра порядка и подрегистра мантис- сы являются соответственно первым и вторым управляющими входами регистра 14.

Регистр 15 первого операнда состоит из подрегистра мантиссы и подре) гистра порядка первого операнда, при

1432517 к-?

/с- / /М кf Х/> /

1(Я =! Е

? «А» +

/, „( ш1 (п? к (.1 ) ,Ф

М ?, к- М ?с- /и??

Быстродействие блока 16 составляет

Т тактов при пропускной способности одна операция в один такт.

Блок 18 хранения констант (фиг.5) 25 выполнен на основе первой и второй групп узлов 88.1 - 88.К вЂ” 1 и 89.1

89.К вЂ” 1 памяти. Узел 88.i памяти об? ь! ладает емкостью 2 слов разрядностью

ЗО

Ь, бит, а емкость узла 89.i na -.

1 ?,? 2Ь; мяти составляет 2 слов разрядностью Ь; бит (i = 1, 2, ..., К-1).

be= J1og

20 (X ), 40 где вЂ” (1 / /М i к-? X > /rn /

R .

«,?.

3 (" m) (ш?

В ячейку узла 89.i памяти сом Y? + Z; 2 записывается та (2) с адреконстанR " (Y,Z.)

1 У

t -/

1 -?

М; w- 1Мf,к-t ?/ ???? 1М? Е;/el) 5O

Х;,Y;,Z E. (0,1, ..., m 1 j, через

xj обозначается целая часть действительного числа Х.

Адресные входы узлов 88.1 - 88.К-1 памяти в совокупности составляют первый адресный вход блока 18, первые этом входы подрегистра мантиссы и подрегистра порядка являются соответственно первым и вторым информационными входами регистра 15, управляющие входы приема кода подрегистров мантиссы и порядка объединены и являются управляющим входом регистра 15.

Первый блок 16 вычисления интервального индекса числа служит для оп-10 ределения по модулярному коду (Х,, X ..., Хк) числа Х из диапазона модулярной системы счисления В машинного интервального индекса числа Х по формуле 15 адресные входы узлов З9.1 вЂ” 89.К -1 памяти в совокупности составляют второй адресный вход блока 18, а их вторые адресные входы в совокупности составляют третий адресный вход блока 18, выходы узлов 88.1 вЂ” 88.К-1 и 89.1 вЂ” 89.К-1 памяти, соответствующие выходным вычетам наборов по модулю m;, объединяются в (i+1)«й выход блока 18 для всех i = О, 1, ..., К-1..

Управляющие входы выдачи кода узлов

89.1 - 89.К-1 памяти объединены и подключены к первому управляющему входу блока 18, а управляющие входы выдачи кода узлов 88. 1 вЂ” 88.К-1 памяти объединены и подключены к второму управляющему" входу блока 18 хранения констант.

Блок 19 хранения констант реализован на (К-1) узлах памяти, i-й из которых обладает емкостью 2ь" Г

k слов разрядностью g Ь. бит, причем

j=о в его память по адресу Х; + 1-2

Ь записывается набор констант где (И Гm /Ni g-, ./M; к-< Х /,п /Se ()

-1 (tt ((M i,к-t /м i к- х /mi )) ! m> =1,2, ...,К, (5) где S e вЂ” масштаб с номером 1 е

E(0,1, ..., L-1);

L вЂ” число используемых масштабов, S 1 = 2 е

Первые адрееные входы узлов памяти, входят?х в состав блока 19, в совокупности составляют его первый адреснь?й вход, а вторые их адресные входы объединены и подключены к второму адресному входу блока 19, выходы узлов памяти, соответствующие вычетам наборов по модулю m в совокуп1 ности образуют (i+1)-й выход блока 19 (i = 0,1, ..., К). Управляющие входы выдачи кода всех узлов памяти объединены и подключены к управляющему входу блока 19.

Блок 20 групп элементов ИЛИ содержит К групп элементов ИЛИ.

Группа содержит блоки 21 суммирования вычетов по модулям m m р Ф ° ° ф

i-й Н3 которых (i = 1 2 ф

К) осуществляет сложение за Т тактов наборов из (К-1) вычетов по модулю

1432517

m; < aMec re с формированием числа пе реполнений, а (К+1)-й блок осуществляет сложение за Т тактов наборов из К вычетов по модулю m без формирования числа переполнений . Выходы

5 суммы блоков 21 суммирования вычетов по модулям m т,, ..., m „, и выход суммы блока 21 суммирования вычетов по модулю m группы, образуют выход суммы, а выходы числа переполнений блоков 21 суммирования по модулям m, m z вЂ” выход числа перепол нений группы.

I формирователь 23 интегральных ха рактеристик модулярного кода (фиг.б) содержит группу элементов ИЛИ 90.1

90.К-!, узел 91 определения интег-" ральных характеристик, группу элементов И 92.1-92.К-2, группу мультиплек-20 соров 93, группу узлов 94.1-94.К-1 формирования номера нормирующего мно.жителя и регистр 95.

Узел 91 реализован по известнои схеме и определяет поправку Лмербаева25

В(Х), знак S(X), цифры симметрического полиадического кода Х „Х, ..., Х и машинный интервальный индекс 1 „(Х)

: входного числа Х Е D Быстродействие

,,узла 91 составляет Т+2 так гов при 30 пропускной способности одна операция

1 в один такт. !

Выходы поправки Амербаева, знака

:числа и машинного интервального индекса числа являются соответственно первым, вторым и четвертым выходами

35, узла 91, а выходы цифр симметричного полиадического кода составляют его третий выход. Выход младшей цифры

: симметрического полиадического кода узла 91 соединен с первым входом элемента-ИЛИ 90.1, второй вход которого соединен с выходом второй цифры симметрического полиадического кода узла 91, выход i-й цифры симметрическо-45 го полиадического кода которого подсоединен к входу элемента ИЛИ 90.i-1 (= 3, 4, ..., К).

Элемент И 92.i (i = 1, 2, К-2) имеет (К-i) входов первый вход

5О

i-го элемента И 92.i соединен с прямым выходом i-го элемента ИЛИ 90.i, а j-й вход (j = 1, 2, ..., К-з) соединен с инверсным выходом элемента

ИЛИ 90.i+j-1. На выходе элемента

И 92.i формируется двухзначная величина

q. = Г; Р,„... g.,, (6) где (i и 7 вЂ” величины формируемые на выходах j-ro элемента ИЛИ 90.j, (j = 1, 2,,..., К1).

Узел 94.i (i = 2, 3, ..., К-1) реализуется на основе постоянного sanoминающего узла, обладающего емкостью

Ь;с6, 2 " слов разрядностью3 log g x

x(log

Ь адресу Х + 2 Х;„записывается величина

m yr, М;, (/Х + Х;+, mi/+ 0,5)

-1- где И = П m.1=1

Х, если Х < (m < вЂ” 1) /2, Х ь

Хл вЂ” m, если Хь > (m t, вЂ” 1)/2;

Хьс (0 19 ..., п вЂ” 13, t=12...К, Узел 94„1 выполнен аналогичным образом, за исключением того, что в его

b1 память по адресу X, + 2 - Х записы вается величина

) щ1 1 к-т

1 = log вЂ” вЂ” вЂ” вЂ” вЂ” - вЂ” 1. (8)

«x, ".../

Первый и второй входы узла 94.i соединены соответственно с выходами

i-й и (i+1)-й цифры симметрического полиадического кода блока 91, управляющий вход выдачи кода узла 94.j (j = 1, 2, ..., К-2) подключен к вы-. ходу элемента И 92.j а управляющий вход выдачи кода узла 94.К-1 соединен с прямым выходом элемента ИЛИ 90.К-1, выходы узлов 94.1 вЂ” 94.К-1 соединены с входами регистра 9S, выход которого является третьим выходом формирователя 23 интегральных характеристик модулярного кода. Первый вход узла 91 является первым информационным входом формирователя 23, а второй вход соединен с выходом группы мультиплексоров 93, управляющий вход которой соединен с управляющим входом формирователя 23, первый и второй информационные входы группы мультиплексоров 93 подключены соответственно к четвертому выходу узла 91 и второму информационному входу формирователя 23, первый и второй выходы узла 91 являются соответственно вторым и первым выходами формирователя 23.

Блок 25 вычисления интервального индекса произведения (фиг.7) содержит первую группу вспомогательных регистров 96.0-96.К-1 группу сумматоров t 432517

97.0-97.К-1 по модулю, вторую группу вспомогательных регистров 98.0-, 98. К-1, группу умножителей 99.099.К-1 по модулю, группу узлов 100.0- 5

100.К-1 мультиплексоров, третью и четвертую группы вспомогательных регистров 101.0-101.К-1 и 102.0-*.

102.К-1, группу вычитателей 103 ° 0103.К- t по модулю и элемент 104 задержки.

Вторые входы умножителей 99.1, 99.2, ..., 99.К-I соответственно по модулям m,, m, ..., m ц, объединены и составляют первый информационный t5 вход блока 25, третий информационный вход которого соединен с входом элемента 104 задержки, вторые входы сумматоров 97.0, 97. 1, ..., 97.К- t соотвеуственно по модулям m m, . ° ., 20

m <, объединены и составляют второй информационный вход блока 25, а первые их входы объединены и подключены к первому выходу элемента 104 задержки, выход сумматора 97 ° i по модулю 25 соединен с входом регистра 96.i, а второй его вход объединен с первым информационным входом узла 100.i мультиплексоров для всех i = 0,1, . ° ., К-1. Вход регистра 98.0 объединен.. 30 с.вторым входом умножителя 99.0 по модулю и подключен к выходу регистра

96.0. Первый вход и выход умножителя

99.0 по модулю соединены соответственно с выходом регистра 98.0 и входом регистра 101.0, выход которого соединен с первым входом вычитателя

103.0 по модулю m . Второй информационный вход и выход узла 100.0 мультпплексоров соединены соответственно 40 с выходом вычитателя 103.0 по модулю и входом регистра 102.0, выход которого соединен с вторым входом вычитателя 103.0 по модулю. Первый вход и выход умножителя 99.i по модулю под- 45 ключены соответственно к выходу регистра 96.i и входу регистра 98.i, выход которого соединен с вторым входом вычитателя 103.i no модулю, первый вход и выход которого подключены соответственно к выходу узла 100.i мультиплексоров и входу регистра

102.i, выходом подключенного к второму информационному входу узла 100.i мультиплексоров (i = 1, 2, ..., .К-1).

Управляющие входы узлов 100.0, 100.1, 55

100. К-1 мультиплексоров объединены и подключены к управляющему входу блока 25. Выходы регистров 102.0, t02.i, . ° ., 102.К-1 и второй выход элемента 104 задержки сотавляют выход блока 25.

Узел 26 (фиг.8) содержит первый элемент 105 задержки, формирователь

106 числа переполнений, группу формирователей 107 признаков аддитивного переполнения, триггер 108, функциональный преобразователь 109 интервального индекса, группу мультиплексоров 110, вспомогательный регистр

111, формирователь 112 порядка произведения, вспомогательный регистр

113, делитель 114 на вспомогательный модуль, второй элемент 115 задержки и регистр 1t6.

Первый элемент 105 задержки осу-, ществляет задержку на (Т+3) такта, формирователи 107 группы работают по модулям m„, тп,, ..., m . соответственно, при этом i-й формирователь признака аддитивного переполнения по модулю m; служит для получения по входному вычету Х; величины (9) и может быть реализован в виде табличной схемы, аналогичной табличному сумматору по соответствующему модулю.

Формирователь 106 может быть выполнен на основе постоянного запомик-1 нающего узла емкостью 2 слов разрядностью Т бит, в память которого к-1 по адресу W q + ... + 2 W k< записывается константа

1 к-<

5l= W; W; е (0 1) или с помощью блока для определения количества единиц в информационной последовательности. Выход формирователя 106 через элемент 105 задержки соединен с вторым входом функционального преобразователя 109, первый вход которого объединен с вторым информационным входом группы мультиплексоров 110 и подключен к первому информационному входу узла 26, второй и третий информационные входы которого подключены к входам формирователя 107 и триггера 108 соответственно.

Функциональный преобразователь 109 реализуется с помощью (К+1) постоян-» ных запоминающих узлов, i-й из которых обладает емкостью 2 слов раз" Ь +т, рядностью Ь; бит (i = О, 1, ..., К);

1432517 в память j-ro постоянного запоминающего узла по адресу Х + 2 1 запи1 сывается константа

Z ° = /2 Х -Ч/,„.» j 1,2, ...,К1, а в память 7-го постоянного запоминающего узла записывается константа

Ел вЂ” /2 Х + y/më», вЂ” О,К, Х,",Z;e (0, 1, ...", m,,), g = (0„ t„ ..., К-1 .

Выход функционального преобразователя

109 через регистр 113 соединен с пер Ьым информационным входом группы мультиплексоров 110, управляющий вход . подключен к управляющему входу уз ла 26.

Формирователь 112 реализуется на ,основе постоянного запоминающего уз,: ла, обладающего емкостью 2 с 1

:слов разрядностью (13.og q + 1) бит 20

1 (("q,q ) вЂ” диапазон изменения. поряд ков операндов), в его память rro ад.ресу +2 > K2%t. g записывается пара констант (?., П 7, 25, где е сли Я = О, g-Я» если Я =

g = tL0,1) (10)

1, если ф(-q„q)„

О, если 4 el-q,q).

;Выход формирователя t12 соединен с ,входом регистра 116, первый и второй выходы которого являются соответственно третьим и вторым выходами узла 26. Выход группы мультиплексоров

110 соединеí с входом делителя 114, выход которого соединен с входом элемента 115 задержки. Первый и второй ,входы формирователя 112 соединены соответственно с четвертым информационным входом узла 26 и выходом триггера 108.

Делитель 114 на вспомогательный

1 модуль реализуется с помощью К постоянных запоминающих узлов, i-й из которых обладает емкостью 2 слов

Ь 1-Ь разрядностью Ь1 бит, в его память по адресу + 2 записывается конЪЯ; станта (ш вЂ” К + 1 /ш. (11)

° ° если i = t 2, .. °,К-155

1о + 1 если i =К, 1

Е(0» 1, ° .. m -1), )0»1» ° ° ° »К °

Элемент 115 задержки осуществляет задержку на (Т+4) тактов и представляет собой цепочку из последовательно соединенных регистров, вход и выход первого из которых являются соответственно входом и первым выходом элемента 115 задержки, а выход и управляющий вход приема кода последнего из регистров являются соответственно вторым выходом и управляющим входом элемента 115 задержки, управляющий вход элемента 1 t5 задержки соединен с выходом триггера 108, а первый и второй выходы элемента 115 задержки являются четвертым и первым выходами узла 26.

Узел 2? формирования результатов масштабирования представляет собой составную часть известного устройства для масштабирования чисел (быстродействие которого составляет (Т+3) тактов при пропускной способности одна операция масштабирования в один такт), в котором первые входы модульных сумматоров и схемы сравнения образуют первый вход узла 27. Информационный вход реверсивного счетчика является вторым входом узла 27, вход элемента задержки и второй вход блока памяти являются соответственно третьим и четвертым входами узла 27, выходы выходных регистров составляют первый выход узла 27, а первый выход элемента задержки, является вторым выходом узла 27.

Узел 28 (фиг.9) формирования результатов операции сложения содержит элемент 117 задержки, сумматор 118 по модулю два, функциональный преобразователь 119 вычетов, второй элемент 120 задержки, формирователь 121 четности, третий элемент 122 задержки, группу мультиплексоров 123, формирователь 124 порядка суммы, первый вспомогательный регистр 125, делитель

126 на два, второй 127 и третий 128 вспомогательные регистры. Элемент 117 осуществляет задержку на (Т+3) тактов и представляет собой цепочку из (Т+3) последовательно соединенных регистров, вход первого из которых является входом элемента 117 задержки, а выходы (Т-1)-го и (Т+3)-го регистров являются соответственно первым и вторым выходами элемента 117 задержки, вход которого является первым входом уз1432517

l6 ла 28, первый выход элемента 117 задержки соединен с входом формирователя 121 четности, второй выход элемента задержки подключен к первым входам преобразователя 119 и делителя 126.

Сумматор 118 осуществляет сложение по модулю два содержимого разрядов двоичного кода, подаваемого на его входы. Первый вход сумматора 118 соединен с выходом регистра 125, второй вход является одноименным входом узла 28, а выход подключен к входу элемента 122 задержки. Преобразователь

119 реализуется на ПЗУ, i-e из которых (i = 1, 2, ..., К) обладает емь;- -ь костью 2 слов разрядностью Ь; бит (t = ) log>/j1о8 ьМ ->C), в его ! память по адресу Х; + 2 1 записы- 20 вается константа

Yl = /Х! 2 /m;р

Х;е10, 1, ..., m;-1), 1 Е (0, 1, ..., .!1о@,пМ,-! вЂ” 11 .

Первые входы постоянных запоминаю-25 щих устройств преобразователя 119 в совокупности составляют его первый вход, вторые входы постоянных запоминающих устройств объединены и подключены к второму входу преобразователя 30

119, выход которого соединен с первым информационным входом группы мультиплексоров 123, второй вход преобразователя 119 является третьим входом узла 28.

Элементы 120 и 122 задержки осуществляют задержку двухзначных величин соответственно на два и три такта.

Вход элемента 120 задержки является четвертым входом узла 28.

Формирователь 121 четности реализуется на основе 3К-1/2 (постоянных запоминающих устройств, j-e из кото К-2г рых (3 = 1, 2. . ° 2 i) обладает 45 ь „-!+ Ь емкостью 2 " одноразрядных слов, в его память по адресу Х, + ь1 -! . j.м

+ 2 ) X g записывается двухзначная

1 величина

50 вЂ” 1

4 „= //M -!,!, - Х „ -! /!! +

Входы и выходы постоянных запоминающих устройств, входящих в состав формирователя 12 1, в совокупности сос- 55 тавляют соответственно его вход и выход, выход формирователя 12 1 соединен с входом регистра 125.

Формирователь 124 порядка суммы реализован с помощью постоянного запоминающего устройства, обладающего, зе., г емкостью 2 слов разрядностью (7log

/)lopmM +f f). в его память по .адресу,!+ 2 7 г - 1 + 2 3eo< 1E E. Й записывается пара констант ! (4,П„), где у+Я, если 51 = 1, V =

1, если = О, 1, если 4 e f-q,q), (13) П

О, если v t (-q,q).

Первый и второй входы формировате-. ля 124 являются третьим и пятым входами узла 28, третий вход формирователя 124 объединен с управляющим входом группы мультиплексоров 123 и подключен к выходу элемента 120 задержки, выход формирователя 1 24 подключен к входу регистра 128, первый и второй выходы которого являются соответственно вторым и третьим выходами узла 28 . Выход элемента 122 задержки соединен с вторым входом делителя

126, выход которого соединен с вторым информационным входом группы мультиплексоров 123, выход которой подключен к входу регистра 127 и является первым входом узла 28.

Делитель 126 на два реализуется с помощью К постоянных запоминающих устройств i-e из которых (i = 1

Ь,+1

2, ..., К) обладает емкостью 2 слов разрядностью h; бит, в его память по адресу Х; + 2 записываь;. ется константа

=/ вЂ” вЂ” вЂ” /

Х !!! ! 2

Х;6 (О, 1 ..., m (- 1),4 Р10,1).

Первые входы постоянных запол1инающих устройств, входящих в делитель

126, составляют его первый вход, вторые входы постоянных запоминакнцих устройств объединены и подключены к второму входу делителя 126, а их выходы составляют его выход .

Узел 29 (фиг. 10) контроля аддитивного переполнения содержит группу модульных сумматоров 129, первый вспомогательный регистр 130, формирователь t3 1 числа переполнений, сумматор 132, первый 133, второй 134 и третий 135 элементы задержки, второй

t432517 (/ix/ ь + / / вЂ” вЂ” + вЂ” +

1 о по1 (2ьо) (m

/х ь. + / /, шь (14) а л 35

Х, если Х (m, и и

Х-ш, если Х rm

Первый и второй входы сумматора

132 подключены соответственно к чет- 40 тертому информационному входу узла

:29 и выходу группы мультиплексоров

140, управляющий вход которой подключен к управляющему входу узла 29, . выход сумматора 132 подключен к вхо- 45 ду регистра 136.

Элементы 133 и 135 осуществляют задержку соответственно на два и (Т-1) тактов. Элемент 134 осуществля-.

5 ет задержку величины Е(E E(0,1f) на (T+2) такта.

Выход элемента 133 задержки соединен с входом схемы 137 сравнения с константой, выход которой подключен к входу элемента 134 задержки, 55

Схема 137 сравнения анализирует совпадение модулярного кода числа Х с модулярным кодом числа -т-N,. На вспомогательный регистр t 36, схему 137 сравнения с константой, мультиплексор 138, третий вспомогательный регистр 139 и группу мультиплексоров

140. Группа содержит сумматоры 129

По модулю m „ ...„ m > с формированием

Признака переполнения, i-й из кото ых (i 1, 2, ..., К) может быть ре» влиэован в виде табличной схемы. Вхо-IQ

ы первого и второго слагаемых суммаоров 129 являются соответственно

4 торым и третьим информационными вхоами узла t9. Выходы суммы Е и лере- ., олнения И„сумматоров 129 соединены )5 соответственно с входами элемента 133) задержки и регистра 130, выход котоого подключен к входу формироватея 131.

Формирователь 13 1 выполняется ана"20 огично формирователю 106, выход фор-.

1ирователя 131 соединен с входом эле-мента 135 задержки.

Сумматор 132 реализуется на основе постоянного запоминающего устройства,25

Собладающего емкостью 2 Ь слов ьф42+ь разрядностью (Ь, + ?) бит, в его па ить по адресу 1 + 2 " Х записывается пара констант ее вйходе при совпадении формируется единичное значение величины Е.

Первый и второй информационный и управляющий входы мультиплексора 138 соединены соответственно с первым информационным входом узла 29, с выходом элемента 134 задержки и с выходом регистра 139. Второй информационный вход группы мультиплексоров t40 и вход регистра 139 объединены и подключены к выходу регистра 136. Выходы элемента. I33 задержки, мультиплексора t38 и регистра 136 являются соответственно выходами с первого по третий узла 29. Первый информационный вход группы мультиплексоров 140 соединен с выходом элементà 135 задержки.

Блок 30 вычисления интервального ,индекса числа структурно аналогичен блоку 16, за исключением того, что выходной регистр блока 30 имеет управляющий вход запрещения приема кода, который является управляющим входом блока 30.

Элемент 33 задержки представляет собой цепочку из двух последовательно соединенных регистров, вход и выход первого из которых являются соотг ветственно входом и первым выходом элемента 33 задержки, а выход второго регистра является вторым выходом элемента 33 задержки.

Арифметическое устройство выполняет операции сложения и умножения чисел а = $p.(а), (а) ), Ь = (p(b), 9(b)), представленных в форме с плавающей запятой, где р(а) = А/М и

9(Ь) = В/И вЂ” мантиссы, а 4(а) и

4(Ь) вЂ” порядки операндов 4 и Ь соответственно, а также операции масшта" бирования и определения знака числа Х, А, В, X E D; M = mM <, (а), 4(Ь) Е (-q,q g 1/2 (/(с(а)/;

I ц(Ь)/ (1. По сигналу с входа 3 устройства в блок 10 регистры 50-53 обнуляются, а триггер 67 посредством элемента ИЛИ 61 устанавливается в единичное состояние (фиг.2), тем самым устройство приводится в исходное рабочее состояние. Код операции, подлежащий выполнению (см. таблицу), с входа 2 кода операции устройства подается на входы дешифратора 48 и информационный вход триггера 54 блока 10. При этом, в случае Г 0 или в младший разряд сдвигового регистра 50 посредством элемента ИЛИ 49, 20

1432517

19 а в случае Г = 2, 3, 4 вЂ” в младшие разряды соответственно регистров 5153 непосредственно записываются единицы, по сигналу Г, = 1, подаваемому с входа 1 устройства на управляющий вход регистра 15, первый управл

Арифметическое устройство в модулярной системе счисления

Патент 1432517