Устройство для сопряжения абонентов с каналом связи

Устройство для сопряжения абонентов с каналом связи

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в локальных вычислительных сетях в качестве устройства для обмена данными между локальньми станциями сети и абонентами (процессорами) внешнего уровня каждой локальной станции через канал связи. Целью иэоб ретения является повьппение надежности за счет оперативного перераспределения функции ведущего абонента. Устройство содержит блок связи с магистралью , системный блок управления, блок управления вводом-выводом, блок памяти, генератор тактовых импульсов, операционный блок, блок ввода-вывода, блок задания функции ведущего, депшфратор управления, блок синхронизации g связи, блок анализа состояния канала и блок прерьтания. 3 з.п. ф-лы, 14 ил., 6 табл. (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5l) 4 G 06 F 13/12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4236256/24-24 (22) 27.04.87 (46) 23.10.88, Бюл. № 39 (71) Харьковское научно-производст;венное объединение по системам автоматизированного управления (72) А.В.Веселов, А.М.Капустин, Н.И.Сорокин, Г.Н.Тимонькин, С.Н.Ткаченко, В.В.Топорков и В.С.Харченко (53) 681.325(088.8) (56) Авторское свидетельство СССР № 756400, кл. G 06 F 13/12, 1977.

Авторское свидетельство СССР № 1012235, кл. G 06 F 13/00, 1981. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ АБОНЕНТОВ С КАНАЛОМ СВЯЗИ (57) Изобретение относится к вычислительной технике и может быть исполь„„SU„„1 432537 А 1 зовано в локальных вычислительных сетях в качестве устройства для обмена данными между локальными станциями сети и абонентами (процессорами) внешнего уровня каждой локальной станции через канал связи. Целью изобретения является повьппение надежности за счет оперативного перераспределения функции ведущего абонента. Устройство содержит блок связи с магистралью, системный блок управления, блок управления вводом-выводом, блок, памяти, генератор тактовых импульсов, операционный блок, блок ввода-вывода, блок задания функции ведущего, дешифратор управления, блок синхронизации ф связи, блок анализа состояния канала и блок прерывания. 3 з.п. ф-лы, 14 ил,, 6 табл.

1 43 2537

Изобретение относится к вычислительной технике и может быть использовано в локальных вычислительных сетях в качестве устройства для обме5 на данными между локальными станциями сети и абонентами (процессорами) высшего уровня каждой локальной станции через канал связи.

Цель изобретения — повьппение на- 10 дежности эа счет оперативного перераспределения функции ведущего або° ° ента.

На фиг. 1 приведена структурная хема устройства; на фиг. " — 11 ункциональные схемы блока связи с ! магистралью, системного блока управления, дешифратора управления, блока прерывания, блока управления вводом,выводом, операционного блока, блока

; задания функции ведущего, блока син хронизации связи, блока анализа сос тояния канала, блока ввода- вывода, соответственно; на фиг. 12 — устрой. ство в составе вычислительной сети; 25

:на фиг. 13 — схема алгоритма функцио нирования устройства; на фиг. 14 — временные диаграммы основного командного цикла операционного блока.

Устройство (фиг.1) содержит блок 1 30 связи с магистралью, системный блок 2 управления, блок 3 памяти, генератор 4 тактовых импульсов, блок 5 ввода;вывода, дешифратор 6 управления, блок 7 прерывания, группу 8 входов-выходов ...блока 1 связи с магистралью, внешнюю .,интерфейсную магистраль 9, группу 10 информационных входов дешифратора 6 управления, группы 11 и 12 входов-выходов блока 1 связи с магистралью, :.40 внутреннюю шину 13 данньж и внутреннюю шину 14 адреса, группу15 адресных входов блока 3 памяти, группу 16 вхо дов блока 5 ввода-вывода, группу 17

ВходОВ-ВыхОдОВ и группу 18 ВыхОдОВ системного блока 2 управления, группу 19 входов-выходов блока 5, группу

20 входов-выходов устройства, группу

21 входов-выходов блока 3 памяти, выход 22 генератора 4 тактовых импуль° 50 сов, группу 23 выходов дешифратора 6 управления, выход 24 блока 7 прерывания, группу 25 входов устройства и вход 25.1 блока 7 прерывания, блок 26 управления вводом-выводом, операционный блок 27, блок.28 задания функции

55 ведущего, блок 29 синхронизации связи и блок 30 анализа состояния канала, группу 31 выходов и группу 32 входоввьжодов системного блока 2 управлегруппу 33 управляющих Выходов, группу 34 адресных вьжодов, выход 35 синхронизации и выход 36 управления связью операционного блока 27, выходы 37 и 38 генератора 4 тактовых импульсов, выходы 39 и 40 дешифратора 6 управления, выход 41, группы 42 и 43 выходов блока 29, выход 44 разряда управления выдачей группы 42 вьжодов и выход 45 разряда ответа группы 43 выходов блока 29 синхронизации связи, шину 46 начальной установки, группы шин адреса 47 и данных 48, выход 49 и группу 50 выходов блока 26 управления вводом-выводом, вход 51 блока 26 управления вводом-выводом, вход 52 разряда наличия данных группы 20 входов-выходов устройства, группу 53 выходов и выход 54 блока 30, группу 55 выходов и вьжод 56 блока 28 задания функции ведущего, группу 57 входов блока 30.

Блок 1 связи с магистралью содержит (фиг. 2) счетчики 58 и 59, узел

60 памяти, шинные формирователи 61 и 62, группу 63 выходов и выход 64 переноса счетчика 58, входы первого

65.1, второго 65,2 и третьего 65.3 разрядов группы 50 входов блока 1, соединенные соответственно с управляющим входом (CS), входом (MR) записи узла 60 и счетным входом счетчика

58, группу 8 входов-выходов, входы

I первого 66.1 и второго 66.2 разрядов группы 43 входов блока 1, соединенные соответственно с группой (А) входов-выходов, первым (CS) и вторым (V) управляющими входами шинного формирователя 61, входы первого 67.1 и второго 67.2 разрядов группы 23 входов блока 1, соединенные соответстВенно с синхровходами счетчиков 58 и 59.

Системный блок 2 управления (фиг.3) содержит узел 68 управления, выходы чтения (RDM) и записи (MRM) памяти, чтения (RDIO) и записи (MRIO) вводавывода которого образуют соответственно выходы первого 69.1 и второго

69.2 разрядов группы 31 выходов бло-. ка 2, выходы первого 70.1 и второго

70 ° 2 разрядов группы 18 выходов блока 2. Группы 17 и 32 входов-выходов, вход 22 и входы первого 71.1, второго

71.2 и третьего 7.1.3 разрядов группы 33 входов блока 2 соединены соответственно с первой (DB) второй (D) 1432537 группами входов-выходов, входом (SYN) синхронизации, входом (CWR) управления записью, входом (CRD) управления чтением и входом (DE) управления за5 хватом магистрали узла 68.

Дешифратор 6 управления (фиг.4) содержит первый 72 и второй 73 дешифраторы, генератор 74 кода собственного адреса и элемент ИЛИ 75, выход ip которого является выходом 39 блока 6.

Группа выходов генератора 74 соединена с первой группой (А1) входов дешифратора 72, первый (ф), второй (1) и третий (2) выходы которого соедине- 15 ны соответственно с первым, вторым входами дешифратора 73 и выходом 40 блока 6. Группа 10 нходов, входы первого 76.1, второго 76.2 разрядов группы 42 входов и вход 36 блока 6 сое — 2п динены соответстненно с второй группой (А2) входов дешифратора 72, первым (0.1), вторым (1.1), третьим (0.2) и четвертым (1.2) управляющими входами дешифратора 73, первым (О ° О), вто- 25 рой (1.О), третий (0.1) и четвертый (0.2) выходы которого соединены соответственно с первым, вторым входами элемента ИЛИ 75, а также образуют выходы первого 77.1 и второго 77.2 раз- 3р рядов группы 23 выходов блока 6.

Блок 7 прерывания (фиг.5) содержит триггеры 78 и 79, элементы И 80-84, входы первого 85.1, второго 85.2 разрядов группы 47 входов, вход 86 бло-.

35 ка 7, первый 87.1, второй 87.2 и третий 87.3 разряды группы 48 входов блока 7.

Блок 26 управления вводом-выводом (фиг. 6) содержит триггер 88, пятый

89, первый 90, четвертый 91, второй

92 и третий 93 элементы И, (выход 94.1 первого разряда группы 50 выходов, выходы второго 94.2 и третьего 94.3 разрядов группы 50 выходов блока 26, 45 входы первого 95.1 и второго 95.2 разрядов группы 31 входов блока 26.

Операционный блок 27 (фиг. 7) содержит микропроцессор 96, шинный формирователь 97. Выходы управления записью (WR), чтением (RD), подтверждения захвата (RATR) и синхронизации (SYN) узла 96 соединены соответственно с выходами первого 98.1, второго

98.2, третьего 98.3 разрядов группы

33 выходов и выходом 35 блока 27.

Кроме того, выход 98.3 узла 96 соединен с управляющим входом (СБ) узла 97 и является выходом 36 блока 27. Группа 32 входон-выходов, входы первого

99.1, второго 99.2, третьего 99.3 и четвертого 99.4 разрядон группы 38 входов, входы 41 и 54 блока 27 соединены соответственно с группой (D) входов †выход данных, первым (Fi), вторым (F2) синхровходами, входам (R) сброса, (RA) готовности, захвата магистрали (TR) и запроса прерывания (PQ) узла 96.

Блок 28 задания функции ведущего (фиг. 8) содержит счетчик 100, триг- гер 101, шинный формирователь 102 магистральных элементов, генератор 103 константы интервала опроса, элемент

И 104 и элемент ИЛИ 105, группу выходов 106 счетчика, выход 107 переполнения счетчика 100, входы первого

108.1, второго 108.2 разрядов группы 53 входов.

Блок 29 синхронизации связи (фиг.9) содержит триггер 109, первый 110, второй 1!1 и третий 112 элементы И, элемент ИЛИ 113, выходы первого 114. 1 и второго 114.2 разрядов группы 43 вы" ходов блока 29, выходы первого 115. 1 и второго 115.2 разрядов группы 42 выходов блока 29, входы 116, 1 и 116.2 элементов И 110 и 111.

Блок 30 анализа состояния канала (фиг ° 10) содержит второй 117 и первый 1!8 триггеры, дешифратор 119 и элемент ИЛИ 120. Первый (1) и второй (4) выходы дешифратора 119 образуют выходы первого 121.1 и второго 121.2 разрядов группы 53 выходов блока 30.

Блок 5 ввода-вывода (фиг. 11) содержит преобразователь 122 последовательного кода в параллельный и, наоборот, дешифратор 123 адреса, генератор 124 синхронизации, входы 125.1 и 125.2 преобразователя 122.

Устройство и целом предназначено для организации локальной вычислительной сети со структурой "Моноканал, использующей известный протокол обмена HDLC или другой аналогичный .

Устройство н вичислительной сети (фиг. 12) предназначено для подключения системы высшего уровня, например микро-ЭВИ, УВК типа КТС ЛИУС-2 или других аналогичных средств к моноканалу через соответствующие средства связи, которые в общем случае включают в себя модем. При этом устройство позволяет освободить средства системы высшего уровня от выпол1432537

5 нения функций организации взаимодействия с сетевыми средствами, т.е ° выполнения протокола обмена в сети, общего управления взаимодействием станций сети и т,д.

Кроме того, устройство с помощью включенных в него новых элементов и связей позволяет существенно повысить надежность и расширить ее об-. ласть применения эа счет реализации

Нового алгоритма определения функции ведущего в сети, что позволяет при отказе ведущей системы (станции) пе редавать ее функции другой работо способной системе с минимальной задержкой в обмене. Тем самым достига ется повьпдение живучести вычислитель,ной сети в целом.

Блок 1 связи с магистралью (фиг.2) предназначен для хранения и,приема цанных, поступающих как от системы верхнего уровня через внешнюю интерфейсную магистраль 9, так .и от Других систем обмена данными сети, подключенных к блоку .5 ввода-вывода.

Таким образом, блок 1 выполняет функ:ции общей памяти, имеющей каналы обра.щения как со стороны внешней магист;рали 9, так и со стороны внутренней (. магистрали 13 данных (фиг. 1) .

Счетчики 58 и 59 предназначены для задания адреса обращения к узлу

60 памяти. Управление э аписью в счетчики 58 и 59 осуществляется по сигналам с выходов 77.1 и 77.2 блока 6 (фиг. 4), которые соединены соответ ственно с входами 67.1 и 67.2 груп,пы 23 входов блока i (фиг. 2).

Приращение состояния счетчика 58

:происходит по сигналу с выхода 94.1 блока 26 (фиг. 6), поступающему на вход 65.3 блока 1 (фиг.2).

Узел 60 памяти представляет собой оперативный запоминающий узел. Управ"

-ление обращением к нему осуществляет ся по сигналу с входа 65.1, а управление записью — по сигналу с входа

65.2 группы 50.

Адрес обращения к узлу 60 может за даваться как с выхода В узла 62, так и с группы 12 входов .блока 1.

Шинный формирователь 61 предназначен для управления обменом между ши"нами данных магистрали 9 (фиг. 1) и магистрали 13.

Управление направлением передачи данных осуществляется в зависимости от сигналов на входах 66.1 и 66.2 в соответствии с табл. 1.

Шинный формирователь 62 (фиг.2) по конструкции аналогичен узлу 61 и предназначен для передачи кода адреса, младшие и старшие разряды которого

5 сформированы счетчиками 58 и 59, с входов А на группу выходов В (порт В) при наличии управляющего сигнала с входа 36 блока 1.

Системный блок 2 управления (фиг.3) предназначен для управления доступом к шине данных операционного блока 27 (фиг.1), а также других блоков и уст,ройств. Он может быть выполнен на известной микросхеме типа К580ВК28.

При этом алгоритм функционирования блока 2 полностью идентичен известному для указанной микросхемы;

Группы 17 и 32 входов-выходов блока 2. (фиг.3) предназначены для,вводавывода данных на внутреннюю шину 13 данных и в блок 27 (фиг.i) соответственно.;

Вход 22 предназначен для подачи

25. сигнала синхронизации (SYN) с вы-, хода генератора 4 тактовых импульсов (фиг. 1) .

Вхо(цы 71. 1-71. 3 предназначены для подачи на входы CMR u CRD u DK узла

68 сигналов записи, чтения и подтверж 0 дения захвата магистрали (шины) соответственно с выходов 98,1-98,3 микро-, процессора 96 (фиг.7).

Выходы 69.1 (КОИ) и 69.2 (VRM) узла 68 (фиг. 3) предназначены для вы-

35 дачи сигналов управления чтением и записью в память, соответственно на входы 95, 1 и 95,2 блока 26 управления вводом-выводом (фиг. 6).

Выходы 70. 1 (RDIO) и 70. 2 (WRIO)

40 предназначены для выдачи сигналов чтения и записи во внешние устройства (устройства ввода-вывода) соответственно на входы блока 5 ввода-вывода (фиг. 1).

45 Если в качестве. блока 5 используется известная микросхема типа

K5S0BB51 выходы 70.1 и 70.2 блока 68 соединяются с ее входами "Чтение" (ЧТ)

-и "Запись" (ЗП) соответственно.

50 Блок 3 памяти (фиг. 1) представляет собой постоянную память и предназначен для хранения программ в процессе работы системы при обмене данными в вычислительной сети, наприбб мер программ управления обменом в соответствии с известным протоколом.

Вход 49 и группа 15 входов блока 3 предназначены для подачи сигнала разрешения выборки кристалла с выхода

1432537

49 блока 26 (фиг. 6) и адреса ячейки памяти с шины 14 адреса соответственно.

Группа 21 входов-выходов блока 3 предназначена для обмена данными между блоком 3 и шиной 13 данных.

Генератор 4 тактовых импульсов ! (фиг. 1) предназначен для формирования тактовых и синхронизирующих сигналов, координирующих работу блоков системы. При этом входы 46 и 35 предназначены соответственно для подачи сигналов установки (сброса) с одноименной шины магистрали 9 (фиг.1) и синхронизации (SYN) с выхода 98.4 микропроцессора 96 (фиг. 7).

Вход готовности (AN или RDIN) блока 4 (не показан) при выполнении его на микросхеме КР580Г Ф24 или

INTEL 8224 в данном случае соединяется с шиной положительного потенциала, что приводит к постоянному формированию сигнала готовности, который поступает через группу 38 выходов бло- 2

5 ка 4 на вход 99.4 (ВА) готовности микропроцессора 96 (фиг. 7).

Выходы 22 и 37 блока 4.предназначены для выдачи сигнала синхрониза«ции на вход 22 (SYN) узла 68 (фиг.3) и,тактового сигнала 2 соответст- венно.

Группа 38 выходов (фиг. 1) пред: назначена для выдачи сигналов тактовых Ф1, Ф2 сигнала установки (сброса) и готовности на входы 99. 1 (Fi), 35

99.2 (F2), 99.3 (R) и 99,4 (RA) мик ропроцессора 96 (фиг. 7)..

Блок 5 ввода-вывода (фиг.11) предназначен для осуществления обмена 40 последовательными кодами данных между предлагаемой системой и каналом связи вычислительной сети. Он может быть выполнен на базе известной микросхемы, например КР580ВВ51, и функ- 45 ционирует по известному для этой схемы алгоритму. Иа фиг. 11 показаны только те входы и выходы схемы, которые необходимы для пояснения сущности изобретения и его выполнения.

Дешифратор 123 предназначен для распознавания собственного адреса блока 5. Генератора 124 является известным элементом и предназначен для синхронизации работы узла 122 известным образом.

Группа 19 входов-выходов блока 5 предназначена для обмена данными между шиной 13 и блоком 5.

Группа 16 адресных входов блока 5 предназначена для формирования соответственно сигналов "Управление/данные" .(У/Д) и "Выбор устройства" (Bf) на одноименные входы блока 5.

Причем вход У/Д блока 5 предназначен для идентификации подачи сигнала записи-чтения данных или управляющих сигналов.

С выходов ?0.1 и 70.2 блока 2 (фиг. 3) через группу 18 выходов блока 2 на входы 125. 1 и 125.2 блока 5 поступают сигналы соответственно

"Чтение ввода-вывода" и "Запись ввода-вывода", по коТорым разрешается передача даияых и информации о состоянии на шину 13 данных иэ блока 5 или с шины 13 в блок 5 через группу

19 входов-выходов.

Выход передатчика (Вых. пер.) предназначен для выдачи во вне последовательного кода, сформированного преобразователем 122.

Входы синхронизации передатчика (CIID) и лриемника (СПР) предназначены ,для приема тактовых импульсов, сформированных генератором 124, для синхронизации передачи и приема преобразователем 122, Выходы Запрос передатчика терми нала" (ЗПДТ) и "Запрос приемника терминала" (ЗПРТ) предназначены соответственно для выдачи сигналов информировании внешнего передатчика о готовности канала приемника к приему данВ ных и запроса о готовности приемника терминала принять данные.

Входы "Готовность передатчика терминала" (ГПДТ) и "Готовность приемника терминала" (ГПРТ) предназначены соответственно для информирования схемы готовности внешнего передатчика к посылке информации по каналу связи и о готовности приемника терминала принять в ответ на сигнал запроса по выходу ЗПРТ.

Вход приемника (Вх.пр) предназначен для приема последовательного кода извне.

Входы Смещение" (СМ) и Подложка" (П) соединяются друг с другом.

Подключение блока 5 к средствам связи, в качестве которых могут использоваться известные схемы модемов или сопряжения по уровню, осуществляется известным образом.

1432537

Управление узлом 122 осуществляется программно сразу после начальной установки (вход начальной установки не показан), в узел 122 с входов 19 записываются команды начальной уста-! новки, Посредством управляющих слов узлу ,:.122 сообщаются скорость приема-пере дачи данных, количество разрядов в каждом блоке данных, число разрядов останова, режим работы, наличие или отсутствие разряда четности каждого блока данных.

Управляющие слова подразделяются на два типа: инструкции режима и ин струкции команды.

При передаче данных блоком 5 осуществляется преобразование данных, по-! ступающих с группы 19 входов-выходов

20 в параллельном коде в последователь" ность символов со служебной информацией и выдача ее в канал связи с различ ной программно-задаваемой скоростью.

При приеме информации блок 5 полу,чает последовательность символов. со служебной информацией из канала связи, осуществляет выделение данных в ней, ; преобразование их в параллельный вось,миразрядный код и передачу его на группу 19 выходов.

Дешифратор 6 управления (фиг. 4) предназначен для формирования управ,ляющих сигналов на основе кода адре, са, поступающего с шины 9 на группу

10 входов, управляющих сигналов с вы-35 ходов 42 блока 29 (фиг. 1) .синхронизации связи и сигнала подтверждения захвата магистрали с выхода 36 блока 27 (фиг. 1).

Генератор 74 адреса (фиг. 4) пред-40 назначен для формирования кода собст" венного адреса системы при подключении к интерфейсной магистрали 9 (фиг. 1).

Входы разрядов 76.1 и 76.2 группы 45

42 входов соединены .соответственно с выходами 115.1 и 115.2 блока 29 (фиг. 9).

Выходы разрядов 77.1 и 77.2 груп50 пы 23 выходов соединены соответственно с входами 67.1 и 67.2 блока 1

{фиг. 2) и предназначены для записи кода адреса ячейки ОЗУ в счетчики 59 и 59. 55

Выход 40 предназначен для передйчи сигналов разрешения срабатывания элементов И 110 и 111 блока 29 (фиг. 9).

Блок 7 прерываний (фиг. 5) предназначен для формирования интерфейсного сигнала запроса прерывания на выходе 24, который поступает на соответствующую шину интерфейсной магистрали 9 (фиг. 1).

Основными элементами блока 7 являются триггеры маски 78 и запроса пре.рывания 79 (фиг. 5).

Элементы И 80-83 предназначены для управления состоянием триггеров

78 и 79.

На группу 48 входов с магистрали 9 на входы 87.1 — 87.3 поступают сигналы значений данных (разряды Pg, Д1, g2), код которых предназначен для vn-, равления триггерами 78 и 79. В частности, сигналом с входа 87.1 устанавливается маска прерывания, а сигналом со входа 87.2 осуществляется сброс маски. Сигналом с входа 87.3 производится сброс запроса прерывания.

Управление элементом И 80 осуществляется на основании значений сигналов разрядов (AP и А1 адреса, поступающих на входы 85.1 и 85.2 соответственно, и интерфейсного сигнала "Выдача, поступающего на вход 86 с соответствующей шины интерфейсной магистрали 9 (фиг. 1)

На вход 54 поступает сигнал запроса прерывания блока 27 (фиг. 1).

На вход 46 поступает сигнал установки в исходное состояние с соответствующей шины интерфейсной магистрали 9.

Интерфейсная магистраль 9 предназначена для организации обмена данными, а также адресными и управляющими сигналами между предлагаемой системой и системой высшего уровня, подключаемой к вычислительной сети (фиг.12).

Она может быть построена в соответствии с известным интерфейсным протоколом ИК1 и содержит три группы шин: данных, адреса и управляющие.

Шины 13 и 14 (фиг. 1) предназначены для обмена данными и адресной информацией внутри устройства.

Блок 26 управления вводом-выводом (фиг. 6) предназначен для формирования сигналов управления блоком 1 связи с магистралью и блока 3 памяти (фиг. 1).

На входы 95.1 и 95,2 разрядов группы 31 входов поступают сигналы чтения памяти (RDH) и записи в память

1 43 2537

12 (ИКМ) с выходов 69.1 и 69.2 системного блока 2 управления (фиг. 3).

Выходы 94.-1 — 94.3 разрядов группы 50 выходов предназначены соответ5 ственно для выдачи сигналов на счетный вход (+1) 65.3 счетчика 58 блока 1 (фиг. 2), вход 65,1 выбора кристалла (CS) и вход 65.2 управления записью (WR) узла 60 памяти.

Выход 49 блока 26 (фиг. 6) предназначен для выдачи сигнала выбора кристалла (CS) на одноименный вход блока

3 памяти (фиг. 1).

Операционный блок 27 (фиг, 7) пред-15 назначен для управления обменом данными и управляющей информацией в системе в соответствии с заданным сетевым протоколом, например известным протоколом HDLÑ. 20

Микропроцессор 96 может быть выполнен на известной микросхеме, например, типа КР580НК80, INTEL8080 или другой аналогичной.

Назначение входов-выходов и алго- 25 ритмы реализации команд узла 96 полностью аналогичны известным для микропроцессора указанной марки.

Основной командный цикл микропроцессора 96 приведен на фиг. 14. 30

Шинный формирователь 97 (фиг.-7) предназначен для управления передачей кода адреса с группы адресных выходов (А) микропроцессора 96 на группу 34 выходов блока 27 и далее на шину 14 адреса системы. Узел 97 срабатывает при наличии сигнала низкого потенциала на входе CS поступающего с выхода 98.3 (КАТК) узла 96.

Группа 32 входов-выходов предна" 40 значена для реализации обмена данными между узлом 96 и боком 2 (фиг.1).

На входы 99.1 (F1), 99.2 (F2), 99.3 (R) и 99.4 (КА) группы 38 входов блока 27 поступают соответствен- 45 ,но известные сигналы первой синхросерии, второй синхросерии, установки в исходное (сброса) и готовности с соответствующей группы выходов генеатора 4 тактовых импульсов (фиг. 1) °

Входы 41 (ТК) и 54 (КЯ) блока 27 (96) предназначены соответственно для подачи на соответствующие входы узла 96 известных сигналов "Захват" (H0LD) и Запрос прерывания" с выхоцов блока 29 (фиг. 9) и блока 30 (фиг. 10).

Выходы разрядов 98.1 (WR), 98.2 (RD) и 98.3 (КАТК) группы 33 выходов блока 27 (96) предназначены для выдачи соответственно сигналов "Запись", "Прием" (" Чтение" ) и "Подтверждение захвата", поступающих на входы 71. 1 (CWR), 71.2 (CRD) и 71.3 (DE) узла

68 (фиг. 3).

Выход 35 (SYN) узла 96 (фиг. 7) предназначен для формирования сигнала синхронизации, формируемого микропроцессором в начале каждого машинного цикла.

Выход 36 используется для выдачи сигнала подтверждения захвата на блоки 6,29 и 30 системы (фиг. 1).

Блок 28 задания функции ведущего (фиг. 8) предназначен для инициирования перехода устройства к реализации функции ведущего в вычислительной сети.

Счетчик 100 предназначен для отсчета времени слушания канала связи устройством на предмет обнаружения наличия информации в канале свяви.

Триггер 101 предназначен для формирования сигнала управления счетом на счетчик 100.

Шинньщ формирователь 102 предназначен для передачи на шину 13 данных с группы 106 выходов счетчика 100 его содержимого.

Подключение входов порта А к выходам порта В осуществляется по управляющему сигналу с входа 108.1 блока

28, который поступает с выхода 121.1 блока 30 (фиг. 10).

Генератор 103 кода предназначен для задания кода временного интерва-. ла, в течение которого устройство осуществляет слушание линии связи и по истечении которого происходит переход к реализации режима ведущего в соответствии с алгоритмом, приведенным на фиг. 13.

Каждое из устройств, входящих в состав вычислительной сети (фиг.12), характеризуется собственным интервалом времени ожидания перехода в режим ведущего. Поэтому одновременно в сети в режим ведущего может перейти только одна станция. Кроме того, этим обеспечивается повышение отказоустойчивости устройства и сети в целом за счет того, что при отказе ведущей в данный момент станции по истечении конечного интервала времени функции ведущего возьмет на себя другая станция..1432537

Элемент И 104 предназначен для управления подачей счетных импульсов йа соответствующий вход (+1) счетчика 100 с входа. 37 блока 28 (фиг.8).

Элемент ИЛИ 105 предназначен для формирования сигнала "Запись" в счетик 100 значения кода временного инервала ожидания перехода в режим веущего. При этом сигнал "Запись фор- 10 йруется либо при возбуждении выхода

121.2 (входа 108.2 блока 28 (фиг.8)

° ° ° ° ешифратора 119 блока 30 (фиг.10) по оманде микропроцессора, либо по сигалу "Низкий потенциал" с входа 52 лока 28, являющегося признаком наличия информации в канале связи.

Вход 52 предназначен для сообщения истеме признака наличия информации канале связи (фиг. 12). Он может ормироваться, например, модемом, ходящим в состав средств связи в каестве сигнала-детектора линейного игнала. Входы 52 всех устройств, объдиняемых в вычислительную сеть фиг.12), подключены к одной и той же инии канала связи. Поэтому до тех ор, пока в канале связи присутствует нформация, генерируется сигнал, котоый поступает на входы 52 всех осталь 0

ых станций сети и обеспечивает запись в их счетчики 100 соответствующих кодов йнтерваЛов времени ожидания переода в режим ведущего. Тем самым обеспечивается блокировка перехода в реяснм ведущей какого-либо другого уст фойства до момента завершения выполнения своих функций или отказе, определенном по отсутствии сигнала на входе 52 ведущего в данный момент устройства.

Выход 56 предназначен для выдачи сигнала "Переполнение" счетчика 100 йа вход блока 30 (фиг.10), что сви. детельствует об истечении времени

45 ожидания перехода в режим ведущего для данного устройства.

Блок 29 синхронизации связи (фиг.9) предназначен для преобразования сигналов управления интерфейсной магистрали во внутренние управляющие сигналы связи устройства.

Триггер 109 предназначен для управления связью между шинами данных

8 магистрали 9 и внутренней шиной 13 данных через шинный формирователь 61 блока 1 (фиг. 2).

Элементы И 110 и 111 предназначе" ны для стробирования приема блоком 29 (фиг. 9) интерфейсных сигналов "Выдача" и "Прием" соответственно, поступающих с входов 116.1 и 116.2 группы 25 входов блока 29.

Элемент И 112 предназначен для формирования сигнала "Ответ" (в соответствии с протоколом интерфейса ИК1), который с выхода 114.1 блока 29 поступает через разряд 45 группы 43 выходов блока 29 на шину сигнала "От" вет" магистрали 9 (фиг.1).

Элемент ИЛИ 113 предназначен для формирования сигнала "Захват" на выходе 41 блока 29, который поступает на вход TR микропроцессора 96 (фиг.7). ,Сигналы с выходов 114.1 и 114.2 группы 43 выходов поступают соответственно на входы 66.1 и 66.2 блока 1 (фиг ° 2). Выходы разрядов 115.1 и

115.2 группы 42 выходов блока 29 соединены соответственно с входами 76.1 и 76.2 блока 6 (фиг,4).

Блок 30 анализа состояния канала (фиг.10) предназначен для формирования управляющих сигналов на основе анализа состояния канала связи (наличия информации в нем) и анализа признака завершения интервала времени ожидания перехода в режим ведущего.

Триггер 117 предназначен для фиксации сигнала завершения интервала времени ожидания перехода в режим веду" щего.

Триггер 118 предназначен для фиксации сигнала отсутствия информации в канале связи.

Дешифратор 119 предназначен для формирования следующих управляющих сигналов: с выходов 1 (121.1) и 4 (121.2) сигналов управления шинным.. формирователем 102 блока 28 (фиг.8) и триггера 101 (элемента ИЛИ 105) соответственно, с выходов 2 и 3 - сигналов установки в нулевое состояние триггеров 117 и 118 блока 30 (фиг,10) соответственно.

Элемент ИЛИ 120 предназначен для формирования сигнала запроса прерывания на выходе 54 блока 30, который поступает (фиг.1) на одноименные входы блока 7 (фиг. 5) и блока 27 (фиг.7)..

Входы 56,57,36 и 52 блока 30 (фиг.10) предназначены соответственно для приема сигналов окончания интервала времени ожидания перехода в режим ведущего, кода адреса для фор" мирования управляющих сигналов дешифратором -19> сигнала "Подтверждение

l6

1432537

15 захвата" с выхода 98.3 (36) блока 27 (фиг. 7) и сигнала "Признак наличия информации в канале связи".

Обращение к устройству при обмене данными с ним со стороны системы высшего уровня, например вычислительной машины (фиг.12), осуществляется через интерфейсную магистраль 9 (фиг. 1) в соответствии с известным протоколом

ИК1, Формат адреса при обращении к системе со стороны магистрали 9 приведен в табл. 2.

Комбинация значений разрядов адреса А1 и АД и управляющих сигналов,. поступающих на входы 25, определяет режимы работы элементов системы, например дешифратора 73 блока 6 (фиг.4).

Алгоритм работы дешифратора 119 20 (фиг.10) описывается табл.3 соответствия.

Алгоритм работы дешифратора 73 (фиг.4) блока 6 описывается в табл.4. 25

Адрес, формируемый на основании содержимого счетчиков 58 и 59 (фиг.2), представляет собой десятиразрядный код, условно подразделяемый на старшую (разряды А9 и А8) и младшую часть (раэряды А7 — Аф)

При записи в счетчики 58 и 59 информация представляется в виде двух байтов, которые поступают поочередно с шин данных 8 интерфейсной магистрали через узел 61 (фиг. 2) на входы

35 счетчиков 58 и 59 соответственно. При этом первый байт задает младший байт адреса, а второй байт разрядами D1 и DO — значения разрядов А9 и А8 ад40 реса соответственно. Разряды D7 — D2 второго байта в этом случае не используются.

Запись и чтение информации в (из) узел 60 памяти (фиг. 2) осуществля- 4 ется следующим образом.

Для чтения содержимого узла 60 по адресу (Абаз+1), поступающему на вход 10 блока 6 (фиг.4) в счетчик 58 записывается с шин 8 данных магистрали 9 через узел 61 младший байт адре«50 са. После этого по адресу (Абаз+2) в устройство выдается старший байт адреса и, наконец, по адресу (Абаз+Р) производится прием информации из устройства через группу D-выходов узла

60, шину 11 блока 1, порты В и А уз:ла 61 на шины S данных магистрали 9 (фиг.1), с которой данные могут поступать в систему высшего уровня (фиг. 12) .

При записи информации в узел 60 памяти (фиг.2) по адресу (Абаз+1) в устройство выдается младший байт ад" реса с шин 8 данных магистрали 9 (фиг.1). Далее аналогично по адресу (Абаз+2) в устройство выдается старший байт адреса, после чего по адресу (Абаз+ ) в устройство поступает информация для записи в узел 60 (фиг.. 2).

При обмене массивами данных указанным образом определяется только начальный адрес ячейки узла 60 памя" ти, Приращение же адреса в процессе передачи (приема) массива данных осуществляется по сигналам с выхода 94. 1 триггера 88 (фиг.6, блок 6) блока 26. Это позволяет освободить процессор (систему) верхнего уровня управления от формирования адресов всех ячеек массива обмена и тем самым повысить

его полезную нагрузку для решения saдач, не связанных с обменом.

Для управления элементами И 81

83 блока 7 прерываний (фиг. 5) используется информация, поступающая с шин

48 данных магистрали 9 (фиг. 1). При этом используется значение сигналов разрядов БФ-D2 в соответствии со следующей табл.5.

Узел 60 памяти (фиг.2) условно подразделяется на несколько зон, содержащих помимо программ, реализуемых устройством, специальную управляющую информацию.

Распределение указанной информации по зонам узла 60 может быть, например, следующим:

a) зона конфигурации вычислительной сети, включающая список собственных адресов устройств, аналогичных данному, которые подключаются к локальной вычислительной сети; б) байт состояния канала, содержащий информацию о коде выполняемой сетевой функции (биты DP-03), признак занятости канала (D4), признак того, что канал не отвечает (D5), признак изменения конфигурации (06), признак. невыполнения сетевых функций (D7).

Разряды Эф-D3 определяют код сетевой функции и устанавливаются системой высшего уровня череэ магистраль 9 (фиг. 1). Разряд D4 определяет наличие непрерывной информации в канале связи. Установка разряда D4 осуществ)7

1432537 ляется на основе анализа .содержимого счетчика 100 блока 28 (фиг.8). Установка разряда 05 в единицу производится, если после опроса устройством других станций, входящих в сеть, ни от одной из них не был получен ответ.

Установка разряда 06 в единицу произ" водится, в отличие от разряда D5, если не все, а только некоторые, станции не выдали ответ. Установка в нулевое состояние разрядов 04-06 осуществляется по коду, принимаемому от системы высшего уровня через магист раль 9. Установка (сброс) разряда 07 осуществляется системой высшего уровня после записи информации о конфигурации сети в узел 60 (фиг.2) (самим устройством при переходе на выполне: ние рабочей программы);

20 в) байт состояния передачи, со держащий информацию о коде выполняемой функции (биты 09-03), признак неответа канала связи (04), признак занятости канала связи (05), признак сбоя в канале (06), признак -невыполнения функции (07). Разряды Вф-03 используются для задания функции "3aпись" (код 19/9) остальные коды не задействованы. Установка кода функцииЗ0 ! осуществляется с магистрали 9. Уста1 новка в единицу (нуль) разряда D4 осу,ществляется устройством в случае отсутствия ответа от адресуемой станции, после трехкратного повторения обращения к ней (системой высшего уровня через магистраль 9). Разряд

D5 устанавливается устройством в слу. чае занятости буфера приема у абонен,та. Сброс 05 производится через магистраль 09. Разряд D6 устанавливается устройством при получении от адресуемой станции признака занятости буфера приема. Сброс 06 осуществляется через магистр ь 0 9 разряд 07 уста- 45 навливается через магистраль 09 после записи массива данных в буфере передачи узла 60 (фиг. 2). Сброс D7 осуществляется после выполнения функции "Запись", При этом в зависимости от результата выполнения функции "Запись" разряд D7 может быть сброшен, а разряды 04-06 не установлены (если функция "Запись" выполнена правильно, в противном случае разряд 07 сброшен, а установлен в единичное состояние один иэ разрядов D4-Dá в зависимости от причины невыполнения функции Запись", "1 г) байт состояния приема, содержащий информацию о коде выполняемой функции (биты Вф-D3) и признак завершения приема информации из канала связи (бит 07). Остальные биты не используются. Функция "Запись" имеет код 1999. Разряд 07 устанавливается устройством после приема сообщения из канала связи. Сброс бита D7 осуществляется со стороны магистрали 9 после освобождения приемного буфера: д) байт состояния завершения приема, содержащий информацию о признаке молчания канала (бит 09), признаке неправильного приема (01) и признаке приема информации в дополнительный буфер (02). Биты D3-07 не используются. Установка битов 09-02 осуществляется при выполнении устройством подпрограммы приема; е) признак ведущей станции устанавливается устройством после того, как оно принимает на себя функции ведущего. При этом установленному (сброшенному) признаку соответствует код

РРН (ИН); ж) зона рабочих ячеек памяти используется устройством для выполнения основных функций, определения статуса ведущего и других операций; з) собственный адрес элемента запи" сывается устройством в узел 60 (фиг.2) в начале выполнения программы в соответствии с кодом, генерируемым узлом

74 (фиг.4); и) признак готовност