Устройство для сопряжения процессора с многоблочной памятью

Устройство для сопряжения процессора с многоблочной памятью

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислител-ьной технике и может быть использовано для увеличения объема оперативной памяти при построении вь1числит«льных систем на базе минии микроЭВМ,- Цель изобретения - расширение функциональных возможностей за счет организации работы с сегментами памяти произвольного объема и произвольного расположения в пределах адресного пространства процессора. В устройство, содержащее первый регистр 4 номера массива , дешифратор 3 адреса, дешифратор 2 сегмента, узлы 11-13 канальных приемников и передатчиков связи с процессором и блоком памяти, коммутатор 10 шин данных и младших разрядов адрет са, введены регистр 7 номера сегмента, задающий местоположение сегмента в адресном пространстве процессора, второй регистр 5 номера массива, позволяющий увеличить колш1ество адресных разрядов блока памяти, регистр 6 маски , задающий объем сегмента, две группы элементов И 8 и 9, которые маскиа руют соответственно мпадшие и старшие разряды шины адреса процессора, узлы 14-19, канальных приемников-и передатчиков связи с процессором. Объем сегмента может изменяться от одного слова до всего адресного пространства процессора. 1 ил. ) (Л 4i СО ьо ел 00 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 G 06 F 13/16 12/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOlVlY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4206001/24-24 (22) 04.03 ° 87 (46) 23.10.88. Бюл. 9 39 (71) Омский политехнический институт (72) С.М. Егоров, M.Ô. Шакиров, Б.И. Потапов и Б.M. Егоров (53) 681.327. 6 (088.8) (56) Авторское свидетельство СССР

М 951315, кл. G 06 F 13/06, 1982.

Авторское свидетельство СССР и 1236493, кл. G 06 F 13/16, 1984. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С МНОГОБПОЧНОЙ ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике и может быть использовано для увеличения объема оперативной памяти при построении вычислительных систем на базе мини- и микроЭВМ;

Цель изобретения — расширение функциональных возможностей за счет организации работы с сегментами памяти про извольного объема и произвольного расSU 14 2 8 А1 положения в пределах адресного пространства процессора. В устройство, содержащее первый регистр 4 номера массива, дешифратор 3 адреса, дешифратор 2 сегмента, узлы 11-13 канальных приемников и передатчиков связи с процессором и блоком памяти, коммутатор

10 шин данных и младших разрядов адре-.. са, введены регистр 7 номера сегмента, задающий местоположение сегмента в адресном пространстве процессора, второй регистр 5 номера массива, позволяющий увеличить количество адресных разрядов блока памяти, регистр 6 маски, задающий объем сегмента, две группы элементов И 8 и 9, которые маски<О руют соответственно младшие и старшиеразряды шины адреса процессора, узлы

14-19,канальных приемников и передатчиков связи с процессором. Объем сегмента может изменяться от одного слова до всего адресного пространства процессора ° 1 ил.

1432538

Изобретение относится к вычислительной технике и может быть использовано для увеличения объема оперативной памяти при построении вычислитель5 ных систем на базе, мини- и микроЭВМ.

Цель изобретения - расширение функциональных возможностей эа счет обеспечения возможности работы с сегментами памяти произвольного объема и произвольного их размещения в предепах адресного пространства процессора.

На чертеже представлена блок-схема устройства. устройство 1 содержит дешифратор 2 15 сегмента, дешифратор 3 адреса, первый

4 и второй 5 регистры номера массива, 1 регистр 6 маски, регистр 7 номера сегмента, группы 8 и 9 элементов И, ком-!

Мутатор 10 шин данных и младших раэ- 2О ядов шины адреса, узел 11 канальных приемников,, узлы 12-19 канальных приемников и передатчиков связи с процес ором, канал 20 процессора, блок 21

1 амяти, линию 22 сигнала " Запись" 25 (ЗП), линию 23 сигнала "чтение" (ЧТ) линию 24 сигнала "Синхронизация адреса" (СИА), группы управляющих входов 25 и соответствующие им линии

26-28 группы выходов сигналов обраще- 30

Мия к блоку 21 памяти, входы первого регистра 4 номера массива соединены выходами узла 13 канальных приемников, а выходы — со старшими разрядами шины 29 адреса блока 21 памяти и информационными входами узла 12 каЙальных передатчиков, входы второго регистра 5 номера массива соединены выходами узла 14 канальных приемни" ков, а выходы — с информационными фходами узла 15 канальных передатчиков и с прямыми входами 30 первой группы 8 элементов И, выходы которых соединены с шиной 31 адреса блока 21 памяти, входы регистра 6 маски соеди- 45 иены с выходами узла 16 канальных приемников, а выходы — с информационныии входами узла 17 канальных передатчиков, инверсными входами 32 первой группы 8 элементов И, первыми входами 33 второй группы 9 элементов

И и входами 34 дешифратора 2 сегмента, входы регистра 7 номера сегмента соединены с выходами узла 18 каналь-. ных приемников, а выходы — с информационными входами узла 19 канальных передатчиков и с входами 35 дешифратора 2 сегмента, входы 36 которого соединены с шиной 37 адреса процессора, информационными входами дешифратора 3 адреса и вторыми входами 38 второй группы 9 элементов И, выходы которых соединены с входами 39 коммутатора 10, выходы 40 которого соединены с младшими разрядами шины 41 адреса блока 21 памяти, информационные входы узлов 13, 14, 16 и 18 канальных приемников и выходы узлов 12, 15, 17 и 19 канальных передатчиков соединены с двунаправленной шиной 42 данных процессора и с первыми входами-выходами коммутатора 10, вторые входывыходы которого соединены с двунаправленной шиной 43 данных блока 21 памяти, линии 22-24 соединены с управляющими входами дешифратора 3 адреса, линия 24 СИА соединена с управляющим входом 44 дешифратора 2 сегмента, выход 45 которого соединен с информационным 46 и разрешающим 47 входами коммутатора 10, информационный выход 48 которого соединен с разрешающим входом узла 11 канальных приемников, выходы 49-56 дешифратора

3 адреса соединены соответственно с разрешающими входами узлов 12-19 канальных приемников и передатчиков.

Устройство работает следующим образом.

Формат второго регистра 5 номера массива, регистра 6 маски и регистра 7 номера сегмента совпадает с форматом адресного слова процессора, т.е. количество разрядов этих регистров равно количеству адресных шин процессора. Максимальная емкость каждого блока 21 памяти может быть не более

М +Й

2 слов, где И1 и N2 — количество разрядов соответственно первого 4 н второго 5 регистров номера массива.

Регистр 6 маски предназначен для задания объема сегмента памяти. Формат регистра 6 маски совпадает с форматом адресного слова процессора, что позволяет изменять объем сегмента памяти от 1 до 2 слов. Местоположе т ние сегмента в адресном пространстве процессора определяется содержимым регистра 7 номера сегмента, Сегмент памяти, таким образом, занимает часть адресного пространства процессора, через которую процессор имеет доступ к равному по объему массиву блока 21 памяти, номер которого определяется значением первого 4 и второго 5 регистров номера массива. Процессор соединен с блоками 21 памяти через спе143? 538 циальные устройства 1 сопряжения, функцией которых является коммутация канала 20 процессора с блоками 2 1 памяти в момент обращения процессора к памяти и преобразованием адреса, поступающего из процессора.

Таким образом, устройство 1 заменяет старшие разряды адреса памяти, выдаваемого процессором, на содержимое первого 4 и второго 5 регистров номера массива, значение которых устанавливается процессором программно.

В определенные моменты времени содержимое регистров 4-7 в каждом устройстве 1 может быть различным и процессор получает доступ к любому набору массивов блоков 2 1 памяти, но по одному массиву из каждого блока 21, причем объемы массивов, их номера и местоположение соответствующих им сегментов могут быть произвольными и изменяться программно в процессе разрешения задачи. Кроме многоблочной памяти процессор может иметь па- 25 мять с обычной организацией, но в таком случае регистр 7 номера сегмента и регистр 6 маски должны настраиваться таким образом, чтобы использоваI лись адреса, не задействованные обыч- 30 ной памятью. В момент включения устройства 1 первый 4 и второй 5 регистры номера массива,. регистр 6 маски и регистр 7 номера сегмента устанавливаются в нулевое состояние и процессор через нулевую ячейку памяти имеет 35 доступ к нулевой ячейке каждого блока

21 памяти.

Перед началом обмена процессора с многоблочной памятью процессору необходимо во всех устройствах 1 установить на первом 4 и втором 5 регистрах номера массива номера требуемых массивов блоков 21, на регистрах 6 маски необходимые объемы сегментов и на регистрах 7 номера сегментов памяти. Для этого процессор выставляет адрес первого 4 регистра номера массива на шину адреса. Адрес по шинам

37 поступает на информационные входы

50 дешифратора 3 адреса. После этого процессор выдает сигнал СИА на линию 24, по которому дешифратор 3 дешифрирует адрес, установленный на шинах 37 адреса и после приема управляющих сигналов ЗП или ЧТ соответственно с линий 22 и 23 выдает единичный сигнал на один из выходов 49-56.

Если на дешифратор 3 поступил сигнал ЧТ, то с выхода 49 единичный сигнал поступает на резрешающий вход узла 12, разрешая прохождение информации, записанной на регистре 4, на ши" ну 42 данных процессора. В режиме

"Запись" процессор после сигнала СИА устанавливает необходимое значение старших разрядов номера массива на шину 42 и вырабатывает сигнал ЗП, по которому дешифратор 3 выдает с выхода 50 единичный сигнал на разрешающий вход узла 13 и информация с шины 42 данных процессора записывается в регистр 4. Чтение и запись в регистры

5-7 осуществляется аналогичным образом. После установки номеров массивов памяти на регистрах 4 и 5, объеме сегментов на регистрах 6 и номеров сегментов на регистрах 7 всех устройств 1 процессор может обратиться к любой ячейке установленных массивов блоков 21 памяти. Следует отметить, что при этом процессор не ощущает разницы между работой с многоблочной памятью и памятью с обычной организацией, так как задержка на устройстве 1 определяется задержкой. на дешифраторе 2, коммутаторе 10 и на узле 11, которая является незначительной и не нарушает канального цикла обращения процессора к памяти.

Обращение процессора к ячейке блока 1 памяти происходит следующим образом. Процессор подает на шины 37 адреса адрес необходимой ячейки памяти и вырабатывает сигнал СИА. Этот адрес поступает на входы 36 дешифраторов 2 сегмента всех устройств °

Сигнал СИА с линии 24 поступает на управляющий вход 44 дешифраторов 2 всех устройств 1. С приходом сигнала

СИА дешифраторы 2 сегмента сравнивают старшие разряды адреса, поступающего с шины 37 адреса процессора со старшими разрядами регистра 7 номера сегмента, которые поступают на входы 35 дешифратора 2, Количество старших разрядов определяется содержимым регистра 6 маски, выходы которого соединены с входами 34 дешифратора 2 и маскиру« ют младшие разряды адреса регистра 7 номера сегмента.

Если старшие разряды адреса совпадают, то дешифратор 2 вырабатывает управляющий сигнал, который с выхода

45 поступает на информационный 46 и разрешающий 47 входы коммутатора 10

5 14325 коммутируя тем самым шину 42 данных и младшие разряды адреса соответственно на шины 43 и 41 выбранного блока 21 памяти. Регистр 6 маски с помощью первой 8 и второй 9 групп элементов И маскирует соответственно младшие разряды второго 5 регистра номера массива и старшие разряды ши.ны 3? адреса процессора. После сраба- 1п тывания коммутатора 10 сигнал с выхода 48 поступает на разрешающий вход узла 11, разрешая прохождение управЛяющих сигналов ЗП, ЧТ, СИА соответственно с линией 22, 23 и 24 на одноименные линии 26, 2/ и 28 и далее а управляющие входы блока 21 памяти. остальных устройствах 1 прохождение управляющих сигналов на соответствующие блоки 21 памяти и коммутация 2о шин 42 данных и шин 39 младших разрядов адреса процессора и блоков 21 па мяти запрещены.

После этого процессор устанавлива т необходимую информацию на шину 42 2б данных и подает сигнал ЗП на линию 22.

При этом информация, установленная

8а шине 42 данных и входах 39 младших разрядов адреса, поступает на шины 43 и 41. Сигнал ЗП поступает через узел Зп

11 на линию 26 и далее на входы управления блока 21 памяти. По сигналу

ЗП информация, установленная на шине 43 данных, записывается в ячейку блока 21 памяти, адрес которой установлен на шинах 29, 31 и 41. Записанная в первом 4 и втором 3 регистрах номера массива информация указывает на номер массива в блоке 21 памяти, Э адрес ° поступающий из rrpоцессора 4О на младшие разряды шины адреса 41„ указывает адрес ячейки памяти внутри массива блока 21. Аналогично происходит чтение процессором информации иэ блока 21 памяти, но при этом процессор выдает сигнал ЧТ на линию 23 и через узел 11 на линию 27 и вход управления блока 21 памяти. После этого блок 21 памяти устанавливает на шину 43 информацию, которую процессор считывает со своей шины 42 данных 4 формула изобретения

Устройство для сопряжения процессора с многоблочной памятью, содержащее первый регистр номера массива, дешифратор адреса, дешифратор сегмента, первьп узел канальных передатчиков, первый и второй узлы канальных приемников, коммутатор шин данных и младших разрядов шины адреса, вход первого регистра номера массива соединен с выходом первого узла канальных приемников, выход первого регистра номера массива соединен с информационным б входом первого узла канальных передатчиков, разрешающие входы первого узла канальных приемников и первого узла канальных передатчиков подключены соответственно к первому и второму выходам дешифратора адреса, выход первого регистра номера массива соединен с выходом старших разрядов адреса памяти устройства, информационный вход первого узла канальных приемников и выход первого узла канальных передатчиков соединены с входом-выходом шины данных процессора устройства и первым информационным входом-выходом коммутатора шин данных и младших разрядов шины адреса, второй информационный вход-выход которого соединен с выходом шины данных памяти устройства, управляющие входы устройства соединены с входами первой группы дешифратора адреса, стробирующим входом дешифратора сегмента и входами группы второго узла канальных приемников, выходы которого соединены с выходами обращения к памяти устройства, выход дешифратора сегмента соединен с первым информационным и разрешающим входами коммутатора шин данных и младших разрядов шины адреса, первый выход которого соединен с разрешающим входом второго узла канальных приемников, а второй выход — с выходом младших разрядов адреса памяти устройства, о тл и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет организации работы с сегментами памяти произвольного объема и произвольного расположения в пределах адресного пространства процессора, в него введены второй регистр номера массива, регистр маски, регистр номера сегмента, второй, третий и четвертый узлы канальных передатчиков, третий, четвертый и пятый узлы канальных приемников, первая и вторая группы элементов И, выход третьего узла канальных приемников соединен с информационным входом второго регистра номера массива, выход которого соединен с информацноннь м

Составитель А. Доброхотов

Техред А. Кра в ч ук Корректор И. Муска

Редактор Е. Папп

Заказ 5443/43

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

7 14 входом второго узла канальных передатчиков и прямыми входами элементов

И первой группы, выходы которых подключены к выходам шины адреса памяти устройства, выход четвертого узла канальных приемников соединен с информацнонным входом регистра маски, выходы которого соединены с разрядами информационного входа третьего узла канальных передатчиков, входами первой группы дешифратора сегмента, инверсными входами элементов И первой группы и первыми входами элементов И второй группы, выходы которых соединены с разрядами второго информационного входа коммутатора шин данных и младших разрядов шины адреса, выход пятого узла канальных приемников соединен с информационным входом регистра номера сегмента, выходы которого соединены с информационными входами четвертого узла канальных передатчи32538 8 ков и входами второй группы дешифратора сегмента, входы третьей группы которого соединены с входами шины

5 адреса процессора устройства, входами второй группы дешифратора адреса и вторыми входами элементов И второй группы, разрешающие входы третьего, четвертого и пятого узлов канальных приемников соединены соответственно с третьим, четвертым и пятым выходами дешифратора адреса, разрешающие входы второго, третьего и четвертого узлов канальных передатчиков соединены соответственно с шестым, седьмым и восьмым выходами дешифратора адреса, информационные входы третьего, четвертого и пятого узлов канальных приемников и выходы второго, третьего и четвертого узлов канальных передатчиков соединены с входомвыходом шины данных процессора устройства °