Многоканальная система управления распределением ресурсов в вычислительном комплексе

Многоканальная система управления распределением ресурсов в вычислительном комплексе

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к сложным цифровым системам обработки информации с множеством быстродействующих устройств ввода-вьшода. Цель изобретения - повьшение производительности вычислительного комплекса.Система содержит в центральном канале анализатор запросов, группу блоков ввода-вьшода, блок реконфигурации, блок элементов запрета, анализатор запросов периферийных каналов, двунаправленный коммутатор, группу многопортовых блоков памяти, в каждом перифер1даном канале - группу блоков ввода-вывода, блок прямого доступа в память и соответствующий блок элементов запрета, коммутатор сигналов разрешений прерываний, первый и второй блоки элементов ИЛИ. В системе осуществляется эффективная организация одновременной работы устройств , распределенных по разным ка налам. 2 з.п. ф-лы, 21 ил. а 9 (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ1УБЛИК (gg 4 G 08 С 19/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К Д BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 41981 98/24-24 (22) 19.01.87 (46) 23. 10. 88. Бюл. Р 39 (71) Институт проблем информатики

АН СССР (72) Ю.А.Степченков, А.А.Солохин и А.В.Филин (53) 621.398 (088.8) (56) Авторское свидетельство СССР

Ф 12691142, кл. G 06 F 13/00,15. 12 82. (54) МНОГОКАНАЛЬНАЯ СИСТЕМА УПРАВЛЕНИЯ РАСПРЕДЕЛЕНИЕМ РЕСУРСОВ В ВЫЧИСЛИТЕЛЬНОМ КОМПЛЕКСЕ (57) Изобретение относится к вычислительной технике, в частности к сложным цифровым системам обработки информации с множеством быстродействующих устройств ввода-вывода. Цель

ÄÄSUÄÄ 1432580 изобретения — повышение производительности вычислительного комплекса. Система содержит в центральном канале анализатор запросов, группу блоков ввода-вывода, блок реконфигурации, блок элементов запрета, анализатор запросов периферийных каналов, двунаправленный коммутатор, группу многопортовых блоков памяти, в каждом периферийном канале — группу блоков ввода-вывода, блок прямого доступа в память и соответствующий блок элементов запрета, коммутатор сигналов разрешений прерываний, первый и второй блоки элементов ИЛИ. В системе осуществляется эффективная организация одновременной работы устройств, распределенных по разным каналам. 2 з.п. ф-лы, 21 ил.

1432580

Изобретение относится к вычислительной технике, в частности к сложным цифровым системам обработки информации с множеством быстродействующих устройств ввода-вывода. 5

Цель изобретения — повышение производительности системы.

На фиг.1 приведена структура сис- темы, на фиг.2 — функциональная схема блока реконфигурации; на фиг. 3функциональная схема коммутатора сигналов разрешений прерываний; . на

:,,фиг.4-6 — функциональная схема, временная диаграмма и блок-схема алгоf5 ритма работы анализатора запросо;в центрального канала, соответственно, на фиг.7 — совмещенные блок-схемы однопортового блока памяти, устройст" ва ввода-вывода и устройства прямого доступа," на фиг.8 и 9 — функциональная схема и блок-схема алгоритма работы местного устройства управления, соответственно на фиг.10"12 — функциональная схема, временная диаграмма и алгоритм работы устройства управления прерыванием, соответственно на фиг.13- l5 - функциональная схема, временная диаграмма и алгоритм рабо ты устройства управления задающим устройством, соответственно, на 30 фиг. 16 — функциональная схема двунаправленного коммутатора; на фиг, 17—

, функциональная схема анализатора за,просов периферийных каналов; на

Фиг ° 18 и l9 временная диаграмм < и 35 алгоритм работы блока реконфигура1 ции соответственно; на фиг.20 —.функt циональная схема арбитра реконфигурации; на фиг. 21 — функциональная схема устройства управления много- 40 портового блока памяти.

Многоканальная система управления распределением ресурсов в вычислительном комплексе содержит в центральном канале анализатор 1 запросов, 45 группу блоков 2 ввода-вывода, блок 3 реконфигурации, блок 4 элементов запрета, анализатор 5 запросов периферийных каналов, двунаправленный коммутатор 6, группу многопортовых блоков 7 -7,, памяти, в каждом периферийном канале — группу блоков 8 ввода".вывода, устройство 9 прямого доступа и соответствующий блок эле-. ментов запрета группы блоков 10, 10 элементов запрета, коммутатор 11

1 сигналов разрешений прерывания, первый 12 и второй 13 блоки элементов

ИЛИ. Обмен информацией между всеми устройствами и блоками осуществляется с помощью центральной информационно-управляющей магистрали 14, центральной магистрали 15 запросов прерывания, центральной магистрали 16 раз- решения прерывания, периферийных информационно-управляющих магистралей

17 (i = 1, 2,..., n), периферийных магистралей 18 -l8 запросов прерывания, шин 19; запросов прямого доступа, периферийных магистралей 20 разрешения прерывания и шин 21,-21; разрешения прямого доступа, двунаправленных шин 22 запросов-разрешений, шин 23 запрета, шин 24 разрешений периферийного канала, однонаправленных периферийных информационно-управляющих шин 25, -25;, входных 26 и выходных 27 периферийных информационно-управляющих шин и шин 28 взаимоблокировки.

Блок 3 реконфигурации системы (фиг. 2) содержит блок 29 сравнения регистр 30, первый 31 и второй 32 элементы НЕ, элемент 33 задержки, первый 34 и второй 35 элементы ИЛИ, i арбитров 36 реконфигурации. Из центральной информационно-управляющей магистрали l4 в блок 3 реконфигурации системы поступают следующие сигналы: сигналы 37 адреса, сигнал

"Занято" (3AH) 38, сигнал "Синхронизация от задатчика" (СХЗ) 39, сигнал

"Синхронизация от исполнителя (СХИ)

40 и сигнал "Подготовка" (ПОДГ) 41, а из периферийных информационно-управляющих магистралей 17 вЂ, сигналы

ЗАН 42, сигналы СХИ 43, сигналы 44 подтверждения выборки (ПВБ), сигналы

"Прерывание" (ПРЕР) 45, в магистраль 14 от блока 3 поступает сигнал

ПВБ 46, входы 47 выборки и выходы

ПВБ 48 арбитров 36 реконфигурации.

Коммутатор l1 сигналов разрешений прерывания (фиг. 3) содержит группу регистров 49, элемент ИЛИ 50, мультиплексор 51, группу блоков элементов И 521-52;, первый 53 и второй 54 элементы задержки, группу 55 элементов И с инверсными входами 56 -56;, шину 57 запрета.

Система работает следующим образом.

После включения питания машины в центральной информационно-управляющей магистрали 14 процессором формируется сигнал "Подготовка", Эта шина анализируется устройствами 2, 3 и.7 1 1

1432580 и появление на ней сигнала вызывает переход указанных устройств,в исходное состояние. Блок 3 реконфигурации системы под действием сигнала ПОДГ

5 формирует высокие уровни на шине 23 запрета и на все шины 24 разрешений периферийного канала, что разрешает трансляцию сигнала ПОДГ через блок 4, коммутатор 6 и блоки 101-10; в периферийные информационно-управляющие магистрали 17;, перевод устройств 8 и 9 периферийных каналов в исходное состояние. В исходном состоянии в центральной и периферийных магистралях и шинах 14, 17., 25,, 26, 27, jó

15, 18, 18; и 19, поддерживаются высокие уровни — отсутствие сигналов (3a исключением пока шины ПОДГ), а в однонаправленной центральной магистрали 16 разрешения передачи — низкие уровни — отсутствие сигналов. Состояние указанных магистралей и шин однозначно определяет и состояние других шин. Низкий уровень магистрали 16 транслируется анализатором 5 периферийных каналов в низкие уровни шин 22 запросов-разрешений, под действием которых двунаправленный коммутатор 6 формирует низкий уровень шин 20. Коммутатор 11, в свою очередь, передает состояние низкого уровня шин 20 в магистрали 20;. Коммутатором 11 и блоком 3 удерживается высокий уровень в шинах 28 взаимоблокировки — отсутствие блокировки.

После некоторого времени, достаточного для перехода в исходное состояние всех устройств системы, процессор снимает сигнал ПОДГ (устанавливает высокий уровень соответствующей шине в магистрали 14). Высокое состояние линии ПОДГ транслируется в магистрали и шины 17;, 25;, 26 и 27 и вызывает формирование бло-. ком 3 высоких уровней в шине 23 и ши-45 нах 24. В результате логическая связь между центральным и периферийными каналами прекращается (запрещается обмен сигналами по информационно-управляющим магистралям). 50

Процесс перевода системы в исходное состояние приведен для понимания ее дальнейшей работы. Сам процессор не принимает участия в перераспределении ресурсов системы с целью организации одновременной работы нескольких задатчиков. Не требуется ни изменение режимов его работы, ни введение в состав программного обеспечения какой-либо программы, организующей такой режим. Цель достигается введением дополнительной аппаратуры и изменением конфигурации системы.

Поэтому сам процессор не входит в состав системы, а для понимания ее работы в ее структуру введен лишь анализатор 1 запросов центрального канала, являющийся его частью.

В системе принцип связи между устройствами — асинхронный. В каждый момент времени в системе могут обмениваться информацией только два устройства (в пределах одного канала связи) . Одно устройство управляет передачей информации по каналу связи и является задающим (задатчик), другое устройство, привлекаемое к этой передаче, становится исполнительным устройством (исполнитель).

Каждый задатчик при работе с исполнителем формирует на соответствующей информационно-управляющей магистрали 14 и 17; сигнал "Занято", информируя все устройства системы, что канал связи занят. Когда задатчик заканчивает обмен информацией с исполнителем, он сбрасывает сигнал "Заня—

lI то, и одно из устройств системы,имеющее самый высший приоритет в данный момент времени, среди прочих устройств, которым необходим канал связи, становится задатчиком.

Инициатива работы всей системы (всех ее устройств) осуществляется процессором после нажатия кнопки

"Пуск" на его пульте следующим образом. Задатчик, в данком случае процессор, помещает сигнал "Занято| в магистрали 14. Содержимое его адресного регистра и регистра управления (заранее подготовленные) передаются на соответствующие шины магистрали

14 и поступают на все селекторы адресов устройств центрального канала системы, в которых фиксируется до начала применения определенный адрес устройства, отличающий его от других устройств системы.

Предположим, задатчик обращается к одному из устройств 2, 7;+. центрального канала. Селекторы адресов этих устройств производят сравнение адреса на магистрали 14 с собствснным адресом устройства. Через некоторое время задатчик формирует на соответствующей шине магистрали 14 сигнал

5 1432

"Синхронизация от задатчика" (СХЗ).

Устройство, адрес которого совпал с.

I адреоом на соответствующих шинах магистрали 14, получает сигнал СХЗ и узнает, что оно привлекается к пере,даче в качестве исполнителя. Устройство в соответствии с состоянием шин

14 управления либо принимает данные иэ канала связи, либо передает их в 10

1 канал связи и через некоторое время отвечает сигналом "Синхронизация от сполнителя" (СХИ). Задатчик, полу, чив сигнал СХИ, либо сразу сбрасыват сигнал СХЗ (операция передачи ин- 16 армации из задатчика в исполнительапись), либо принимает данные„ а отом сбрасывает СХЗ. Через некоторое ремя задатчик сбрасывает сигналы адеса, управления и данных (при опе- 20 ации "Запись" ) и сигнал ЗЛН, освсождая тем самым канал связи для руих устройств. Исполнитель, восприяв сброс сигнала СХЗ, сбрасываеr .игнал СХИ и Д (при операции чтения). результате канал приходит в исхсдое состояние. Если на сигнал СХЗ эаатчиком не получен сигнал СХИ в те ение некоторого времени, то в заатчике фиксируется ошибка и им про- »О

° ° зводится сброс ранее сформированных гн алов.

Применительно к процедуре инициации системы операции чтения может фьггь использована процессором (как и любым эадатчиком) для получения информации от устройства о его сте" фени готовности к работе, а операция

" Запись" - для запуска в устройстве

1сакой-либо операции. 40

Процедура инициации устройств периферийных каналов производится следующим образом. Задатчик в центральном канале (в данном случае процессор) формирует сигналы адреса (А), 46 правления (У), данных (Д) и СХЭ в магистрали 14 в рассмотренной последовательности. В данном случае адрес является адресом одного иэ устройств

8; или 9, периферийного канала. Сос- @ тояние адресных шин,анализируется блоком 3 реконфигурации .системы. Если поступивший адрес принадлежит одному из устройств периферийной магистрали, то блок 3:снимает низкие уровни сигнала в шине 23 запрета и в одной из шин 24, соответствующей периферийному каналу, в котором . находится .требуемое устройство. В резуль580 тате шины ЗАН, А, Д, У и СХЗ передаются через блок 4 элементов запрета, коммутатор 6 и соответствующий блок

10 элементов запрета группы блоков элементов запрета в соответствующую периферийную информационно-управляющую магистраль 17 . Дальше произво-.

1 дится обмен информацией между задатчиком центрального канала и исполнителем периферийного канала аналогично описанной процедуре обмена между эадатчиком и исполнителем центрального канала. Когда задатчиком центрального канала сбрасываются сформированные им сигналы в шинах 14, блоком 3 запрещается трансляция сигналов через блоки 4 и 10, и система возвращается в исходное состояние.

В системе для организации параллельной работы высокопроизводительного процессора с медленно действующими устройствами 2 и 8 ввода-вывода и высокоскоростными устройствами

9 прямого доступа используется многоуровневая система прерываний. Устройства 2 и 8; запрашивают по шинам магистралей 15 и 18; прерывание работы процессора на обработку Информации в своих регистрах. Устройства 9 за1 прашивают блок 3 об использовании канала связи. Запросы магистралей 15 и 18 поступают в анализатор 1 запросов, который производит их арбитр, вьделение наиболее приоритетного запроса. Устройствам 9; прямого доступа в память, способным выполнить передачу информации без использования процессора, присваивается наивысший приоритет » приоритет прямого доступа, так как они требуют обслуживания за ограниченный интервал времени, в противном случае в них может происходить потеря информации, подготовленной к передаче. К каждому уровню приоритета может быть подключено достаточно большое (в аркитектурном смысле неограниченное) число устройств.

Чтобы анализатор 1 запросов и блок

3 могли вьделить из группы запрашивающих устройств по магистралям sanpoca прерываний 15» 18; и запроса прямого доступа 1:9; и подключенных к данному уровню приоритета устрой" ство, имеющее высший приоритет на данном уровне приоритета, в систему вводят однонаправленные шины 16, 20 и 21;, число которых равно числу

1432580 уровней приоритета. Эти шины последовательно проходят через все устройства, подключенные к данному уровню приоритета, причем чем ближе в электрической цепи и источнику сигнала располагается устройство, тем более высокий приоритет на данном уровне оно имеет. Источником шин разрешения прерывания является анализатор 1 запросов центрального канала, а шин 21; разрешения прямого доступа — блок реконфигурации системы.

После того, как процессором осуществлена процедура инициации устройств, в системе возможна одновременная работа нескольких каналов (по

10 числу инициированнык каналов). Рассмотрим автономную работу, одного из периферийнык каналов; Устройство 9 прямого доступа, инициированное про20 цессором, осуществляет процедуру захвата соответствующего периферийного ,I канала, формируя низкий уровень сигнала. Запрос прямого доступа (ЗПД)

19 . Низкий уровень поступает в блок

3, который производит анализ поступившего запроса. При выполнении определенных условий (см. описание работы блока 3) блоком выдается разрешение прямого доступа — высокий уровень сигнала 21; .

Получив сигнал 21;, устройство 9 при определенных условиях (см. описание работы устройства управления прерыванием) формирует низкий уровень на шине ЗАН в магистрали 17; становится задатчиком — сбрасывает сигнал 19„ и отвечает блоку 3 низким уровнем сигнала "Подтверждение выборки" (ПВБ) в магистрали 17;. Блок

3 на сигнал ПВБ отвечает сбросом высокого уровня шины 21;, а устройство 9; в свою очередь сбросом сигнала

ПВБ. На этом процедура захвата пери30

40 ройство 9, может осуществлять обмен

1 информации с исполнителем, например

7;, аналогично рассмотренному обмену между задатчиком и исполнителем центрального канала. 50

Обмен в рассматриваемом периферийном канале не оказывает влияния на обмены, осуществляемые в других каналах. Именно поэтому возможна организация параллельной работы несколь-55 ких каналов. Устройство 9.1 занимает периферийный канал на определенное время — время обмена массивом инфор-. ферийного канала заканчивается и уст-45 мации с исполнителем 7; . Величина массива задается процессором. После окончания передачи массива устройство 9; освобождает канал и уведомляет об этом процессор операцией "Прерывание" следующим образом.

Устройство 9. формирует низкий

1 уровень на соответствующей шине магистрали 18; запроса прерывания.Пройдя через блок ИЛИ 12 и коммутатор 6, низкий уровень появляется на соответствующей шине магистрали 15 запросов прерывания центрального канала, который поступает в анализатор

1. Анализатор 1 производит арбитраж— выделение наиболее приоритетного запроса — и при определенных условиях (см. описание работы анализатора 1) отвечает высоким уровнем соответствующей шины в магистрали 16. Высокий уровень этой шины в магистрали 16 последовательно распространяется через блоки 2,. которые имеют более высокий приоритет на данном приоритетном уровне, и достигает входа анализатора 5 запросов периферийных каналов в случае отсутствия запросов со стороны блоков 2 ° Анализатор 5 передает высокий уровень в шины 22, а коммутатор 6 — в шины 20 разрешения прерывания. Коммутатор 11 сигналов разрешений производит передачу высокого уровня шин 20 в одну из магистралей 20; в соответствии с ранее поступившими в него запросами на прерывание 18; и их приоритетом. Высокий уровень, распространяясь по соответствующей шине магистрали 20;, достигает устройства 9; — источника запроса в магистрали 18,, который отвечает низким уровнем сигнала ПВБ в магистрали 17;, который,-пройдя через блок 3, появляется в магистрали 14.

Анализатор 1 в ответ на низкий уро" вень сигнала ПВБ в магистрали 14 сбрасывает высокий уровень в соответствующей шине магистрали 16, который, пройдя последовательно через анализатор 5, коммутаторы 6 .и 11, появляется. в соответствующей магистрате шине 20;. Устройство 9; отвечает сбросом сигнала в соответствующей шине магистрали 18; и при определенных условиях формирует сигналы ЗАН в магистрали 17; — становится задатчиком, свой вектор прерывания на шинах

Д и сопровождает их сигналом "Прерывание". Под действием последнего блок

1432580

10 3 реконфигурации восстанавливает логическую связь между магистралями l4 и l7 — формирует высокие уровни в ! шинах 23 и 24;. В результате анали- затор 1 воспринимает низкий уровень щины IIPEP в магистрали 14, запоминает состояние шин Д и отвечает сигнал м СХИ в магистрали 14. Пройдя чеpies блок 4, коммутатор б и блок 10,. ! сигнал СХИ по магистрали l7 достигает устройства 9, которое в ответ ! сбрасывает все ранее установленные им сигналы, и система переходит в ис- . хрдное состояние. Логическая связь и жду магистралями 14 и 17; раэрывае ся. Аналогично производится опер .ция "Прерывание" по инициативе однсг из устройств 8. Операция "Прерывание" по инициативе одного из устройств 2 с точки зрения протокола сбмЬна между блоками l и 2 происходит а алогичн«о, однако связь между магистраля и 14 и 17; ри ее в. Олнении не восстанавливается.

В системе для организации одновременной работы нескольких каналов

«re требуется жесткая, фиксированная

1 загрузка массивов, обрабатываемых устройствами 9, s определенные блоки

71»,- памяти, как это имеет место в

1», 30 известной системе. Невыполнение этого условия в последней не дает воз-. м жности организовать полную паралл ьную рабату каналов. В системе массив данных, обрабатываемый уст- 35 р6йством 9„, может располагаться в любом блоке 7; „ поскольку каждый из них одинаково доступен для любого устройства 9; в силу многопортовости блоков 7;„„ . 40

В предлагаемой системе производительность повьппается даже при наличии только одного блока 7 за счет перекрытия циклов обмена в центральном и периферийном каналах, что не 45 присуще известной системе.

В системе повышается уровень отказс.устойчивости от катастрофического отказа в периферийных каналах. Если в известной системе неисправность, 50 возникающая в одном из каналов, авто матически проявляется (транслируется) во всех других каналах, то в предлагаемой системе она локализуется в пределах отказавшего канала. 55

В системе уменьшается вероятность сбоев в работе устройства прямого доступа, поскольку уменьшается время доступа этих устройств к ресурсам системы.

Система характеризуется более высокой надежностью подсистемы прерывания эа счет замены последовательного характера распространения сигналов прерывания между периферийными каналами на параллельный путем введения коммутатора 11.

Отдельные блоки и узлы системы работают следующим образом.

На фиг.4 представлена функциональная схема анализатора 1 запросов центрального какала, являющаяся частью процессора, а на фиг.5 и 6 — временная диаграмма и алгоритм его работы соответственно. Сигналы центральной магистрали 15 запросов прерываний поступают на входы D„ ...D„ регистра

58 запросов прерываний. С приходом строба 59 опроса сигналов запросов передачи от процессора состояние ма,гистрали 15 фиксируется в регистре

58, выходы которого подсоединены к блоку 60 сравнения, представляющему собой блок выбора наиболее приоритетного запроса и выполненному на элементах И-НЕ. Все схемы И-НЕ подсоединены к выходу триггера 61, фиксирующего состояние центральной магистрали

62 запросов передачи прямого доступа (ЗПД) в момент прихода от процессора строба бЗ запроса передачи прямого доступа.

Чтобы не перегружать функциональ" ную схему анализатора 1, цепи и элементы, способствующие его переводу в исходное состояние при включении питания, опущены. В реальном арбитре эта процедура осуществляется под действием сигнала "Подготовка" в магистрали 14. При дальнейшем рассмотрении работы анализатора 1 предполагается что его триггеры и регистры в исходном состоянии сброшены.

Анализатор 1 запросов в режиме арбитража по прямому доступу работает следующим образом. С приходом строба

63 опроса ЗПД и при наличии сигнала в шине 62 триггер 61 переходит в состояние логической единицы. Низкий, уровень на выходе g триггера 61 блокирует работу блока 60 сравнения, а сигнал с выхода Ч поступает на первый вход элемента И-ИЛИ 64 и при отсутствии сигнала ПВБ 65 в центральной информационно-управляющей магистрали 14 формируется в шине 66 высо11 1432 кий уровень. B ответ на этот сигнал устройство (источник сигнала ЗПД) снимает сигнал на шине 62 и подтверждает принятие сигнала с шины 66 формированием низкого уровня сигнала 65. Ана- 5 лизатор 1 запросов в ответ снимает высокий уровень в центральной магистрали 66 разрешения прямого доступа, и в результате, блок возвращается в исходное состояние. 10

Рассмотрим процедуру арбитража для сигналов центральной магистрали 15 запросов прерываний. С приходом от процессора строба 59 опроса ЗП в регистр 58 залисывается состояние маги-15 страли 15. Если блок 60 сравнения не блокирован триггером 61, то на одном из его выходов, соответствующих наиболее приоритетному запросу на магистрали 15 в данный момент времени, 20 формируется низкий уровень (логическая единица). Выходы блока 60 сравнения соединены с второй группой входов компаратора 67, первая группа входов которого соединена с выходами разрядов регистра 68 команд и состояний процессора, в которых фиксируется приоритет программы, выполняемой процессором в текущий момент вре" мени. Компаратор 67 сравнивает прио- 30 ритет процессора с наиболее приоритетным запросом в магистрали 15. Естлии приоритет процессора ниже приоритета запрашивающего устройства, на выходе компаратора 67 формируется вы-З5 сокий уровень, который поступает на первый вход схемы И 69. При отсутствии сигнала ПВБ 65 на выходе схемы

69 появляется высокий уровень, который поступает на вторые входы схем 40

70 и на вход S триггера 71. В результате триггер 71 переходит в состояние логической единицы, а на одном из выходов схем 70, соответствующих наиболее приоритетному запросу, появляется 5 высокий уровень, который поступает в магистраль 16..

Устройство-источник соответствующего сигнала ЗП в ответ на приходсигнала 16 разрешения прерывания 50 формирует в магистрали 14 сигнал ПВБ

65, который в центральном арбитре поступает на второй вход схемы И 72, что приводит к появлению на ее выходе высокого уровня. В результате регистр 58 переходит в исходное состояние, а сигнал в центральной магистрали 16 разрешения прерывания сбрасывается. Когда устройство-источник

1 2

580 запроса становится задатчиком в системе, оно формирует в центральной информационно-управляющей магистрали

14 сигнал "Прерывание" (ПРЕР) 73 и информацию на шинах 74 данных. Сигнал 73 поступает на первые входы схем

И 75, 76 и через время, отрабатывае-! мое элементом 77 задержки, сигнал 80 высокого уровня поступает на управ- . ляющие входы триггера 78 и регистра 79. Триггер 78 фиксирует факт прихода ПРЕР 73, а регистр 79 запоминает содержимое шин 74 данных в центральной информационно-управляющей магистрали 14. Усгройство-задатчик по шинам

74 передает информацию, однозначно определяющую -устройство-источник прерывания. Выдержка времени элементом

77 необходима для завершения переходных процессов в канале и записи в регистр 79 достоверной информации. Высокий уровень выхода триггера 78 вызь1вает сброс триггера 71 и формирование в магистрали 14 сигнала "Синхронизация" от исполнителя сигнала СХИ

40 ° После прихода в анализатор 1 запросов сброса сигнала 73 сигнал 40 также сбрасывается. На этом процедура арбитража и операция "Прерывание" в канале связи заканчивается.

Информация о факте прерывания 81 и об источнике прерывания 82 поступает в процессор, который после ее обработки сбрасывает триггер 78 и регистр 79 сигналом 83, и схема возвращается в исходное состояние.

Прежде чем приступить к подробному объяснению работы устройств системы (ее ресурсов) приведем их сравнительные структурные схемы, которые позволяют более наглядно перейти от описания системы к описанию отдельных устройств, а также выявить общие функциональные блоки в блоках 7;+1 памяти, устройствах 2 и 8; ввода-вывода и в устройствах 9; прямого доступа в память (фиг. 7).

Как уже приводилось в описании системы, любому ее устройству (будь то блок памяти, устройство ввода-вывода или устройство прямого доступа) присваивается определенный адрес, который позволяет, отличать данное устройство от всех других устройств системы. Во всех устройствах системы имеется специальный блок, выполняющий функции опознавания своего адреса, — блок 84 сравнения.

1432580

В системе с одной магистралью в любой операции обмена информацией всегда участвуют два устройства,связанные между собой как эадатчик (управляющее устройство) и исполчитсль 5 (управляемое устройство). Все другие устройства, которым требуется маги.— страль для обмена, информируют об ! фтом анализатор 1 запросов центральЙого канала по шинам магистрали запро 10 да прерываний. Часть устройства, ответственная за формирование сигналов

1 запросов прерываний и обмена сигналами с анализатора 1 вплоть до того момента, когда устройство становится

9адатчиком, называется устройством

85 управления прерыванием. Устройство ввода-вывода запрашивает канал связи только для уведомления процесора о завершении устройством ойера- 20 и, инициированной ранее процессором, или об обнаружении ошибки в процессе операции.

Принцип связи между устройствами

Гистемы — асинхронный, что позволяет участвовать в обмене устройствами различного быстродействия. Однако, тобы не занимать единственную магистраль надою го, каждое устройство фмеет:e менее одного буферного ре- З0 гистра 8б данных для быстрого приема и выдачи данных.

В ЭВМ с магистральной структурой управление устройствами выполняется помощью адресуемых регистров уст1 ойства, отдельные разряды которых существляют требуемые операции упавления. Эти регистры входят в состав местного устройства 87 управления, которое осуществляет выбор од- 40 ного иэ регистров устройства, производит запись или считывание информации в буферные регистры 86, а также инициирует ту или иную операцию в исполнительном механизме (периферийный аппарат), Устройства прямого доступа в память, кроме указанных операций, могут запрашивать магистраль для обмена информацией с оперативной памятью или любым другим устройством без помощи процессора. Эти устройства споСобны функционировать в режиме эадатчика, т.е. имеют возможность уп-. равлять этим обменом самостоятельно.

Эти функции осуществляются устройством 88 управления задатчика.

Блоки оперативных запоминающих устройств, кроме указанных функциональных частей, содержат запоминающую среду, состоящую из взаимосвязанных запоминающих элементов.

Уровень детализации функциональных частей блоков 7;+,, за исключением блока 84 сравнения, соответствует уровню стандартных функциональных элементов и не требует дальнейшей конкретизации. Местное устройство 87 управления здесь вырождается в дешифратор кодов операции, из которых основными являются операции чтения и записи. Функции запоминающих устройств ограничены исключительно хранением информации в запоминающей среде.

Блок 84 сравнения является распространенным функциональным элементом, который представляет собой адресный дешифратор с усеченным числом выходов, в данном случае одним. Блок сравнения может быть выполнен различными способами. В частности, блок сравнения устройств 2 и 8 ° ввода-вы1 вода, устройств прямого доступа может быть выполнен на основе одноразрядного по с тоя нно го з апоминающе ro устройства адресные входы которого соединяются с адресными шинами информационно-управляющей магистрали. До начала применения логическая единица заносится аппаратно (путем прожига плавких перемычек в постоянном запоминающем устройстве) только в те ячейки, которые соответствуют адресу, выделенному для данного устройства. При этом логическая единица на выходе блока 84 сравнения имеет место только при совпадении адреса, зафиксированного аппаратным путем, с адресом, пришедшим по информационноуправляющей магистрали 14.

Функциональная схема местного уст-! ройства 87 управления представлена на фиг.8, на фиг.9 — алгоритм ее работы. После включения питания машины в информационно-управляющей магист" рали 14 появляется сигнал "Подготовка" 41, переводящий все устройства системы в исходное состояние. В местном устройстве 87 управления сигнал

41 заводится на установочные входы регистра 89 команд и регистра 90 сос" тояний, а также на первый вход схемы

ИЛИ 91, выход которой подсоединен к установочному входу "Занято" триггера 92. В исходном состоянии укаэанные регистры и триггер сброшены. Как уже

1432580

l6 отмечалось, в системе управление работой устройств ввода-вывода осуществляется с помощью адресуемых регистров,в данном случае регистра 89. Установка в логическую ед ницу Отдель- 5 ных битов этого регистра возбуждает ту или иную операцию в устройстве.

Такими операциями могут быть: перемотка ленты, установка головки в исходное состояние, возврат каретки и дру10 гие, специфические для каждого устройства операции. Ряд битов имеет универсальное значение для всех устройств системы, например бит разрешения прерывания, бит запуска операции чтения (выводы информации из данного устройства), бит запуска операции записи и др. ,Рассмотрим операцию записи информации в устройство ввода-вывода, которая представляет собой запись требуемой информации в буферный регистр 93 и установку бита запуска операции "Запись" в регистре 89. Доступ к указанным регистрам может быть разрешен при совпадении логических единиц на входах элемента И 94. Первый вход схемы И 94 соединен с выходом блока 84 сравнения, второй вход— с .сигналом синхронизации задатчика

48 в магистрали 14, а третий — с выходом Q триггера 92. Если устройство свободно, адрес на магистрали 14 совпал с адресом устройства (старшие значения разряда адресных шин) и 35 пришел управляющий сигнал от задатчика, на выходе схемы И 94 появляется высокий уровень. Последний поступает на управляющие входы дешифратора 95 регистра и дешифратора 96 40 кода операции. Первый производит декодирование младших значащих разрядов адресных шин 37 и выбор одного из регистров устройства, а второй декодирование операции, затребован- 45 ной задатчиком и определяемой шиной

97 управления в магистрали 14. В рассматриваемом случае выход Во дешифратора 95 соответствует регистру

93, а выход В1 — регистру 89. Аналогично выход В дешифратора 96 соответствует операции "Запись", а выход

 — операции "×òåíèå". При органи1 зации записи в регистр 93 на выходах

Во дешифраторов 95 и 96 появляются высокие уровнр и, как следствие, на выходе элемента И 98. С выхода элемента И 98 высокий уровень поступает на адресный вход А мультиплексора 99 и на вход элемента 100 задержки. Мультиплексор 99 настраивается на прием с магистрали 14 и передает состояние шин 101 данных на вход буферного регистра 93. Через некоторое время, отрабатываемое элементом

100 и достаточное для установки достоверной информации на информационных входах регистра 93, высокий уровень передается через элемент ИЛИ 102 и производит запись информации в регистр 93 по динамическому управляющему входу. Сигналы с выходов регистра

93 поступают на соответствующие первые входы элементов И 103, а также в периферийный аппарат 104. Аналогично производится запись в регистр 89 при формировании высокого уровня на выходе элемента И 105.

Сигналы с выходов Ц регистра 89 поступают в периферийныи аппарат 106 и возбуждают специфичную для каждого устройства операцию, затребованную задатчиком. Сигнал с выхода элемента

94 возбуждает элемент 107 задержки, время срабатывания которого выбира— ется с учетом максимального времени выполнения операции чтения илп записи, после истечения которого низкий уровень поступает на шину СХИ 43 магистрали 14 и через элемент НЕ 108 на управляющий вход триггера 92,. что вызывает переход устройства в состояние "Занято" (установка 92). В ответ на сигнал 40 задатчик сбрасывает сигнал СХЗ 39, который вызывает сброс сигнала СХИ 40. Сбросом сигнала 40 заканчивается обмен информацией между задатчиком и исполнителем по магистрали 14. Установка триггера 92 вызывает блокировку устройства, т.е. запрещаются повторные обращения к устройству вплоть до тех пор, пока устройство не выполнит операцию, затребованную задатчиком. Результат выполнения операции 109 заносится периферийным аппаратом в регистр 90 по сигналу 110 и устройство переходит в состояние "Свободно" — сброс триггера

92 по сигналу 111.

Возможны следующие результаты выполнения операции — устройство успешно завершило операцию, устройство не может выполнить операцию (не подключен носитель информации, на периферийном аппарате нет питания и т.д.) или в процессе выполнения операции была обнаружена ошибка. 0 результате выполнения операции задатчик мо17

1432580

18 жет узнать двояким образом. Можно произвести операцию чтения состояния регистра 90 посредством элементов И .112 и 113, после того как устройство перейдет в состояние "Свободно".

Второй способ заключается в исполь зовании механизма прерывания. Состо-! яния бита разрешения прерывания опе-! рации 109 и битов завершения опера дии 114 анализируются устройством 85 10 управления прерыванием. Считывание

-, состояния буферного регистра 90 про изводится посредством элементов 115

103, запись в него информации 109

1при инициативе периферийного аппара- 15 ,,та производится под действием стробирующего сигнала f16.

Функциональная схема устройства

85 управления прерыванием представлена на фиг,10, на фиг. 11 и 12 — «ре-20 менная диаграмма и алгоритм его работы соответственно. В исходном состоянии триггеры 117 и 118 сброшены.устройство 85 управления запускается в работу при совпадении высоки