Устройство для приема дискретной информации

Устройство для приема дискретной информации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике автоматизации приема и передачи дискретной информации, информации телеуправления , телесигнализадш, телеизмерений и телеконтроля. Целью изобретения является повышение достоверности приема дискретной информации. Устройство содержит распределители импульсов , блок синфазирования, блоки сравнения, дешифраторы , блок элементов ИЛИ, элементы И, элемент ИЛИ, триггер, блок памяти, элемент РШИ-ИЕ, элементы НЕ, блоки элементов И, сумматоры . Цель достигается путем снижения вероятности регистрации искажений кодовых комбинаций типа трансформация . 1 ил. S

ОЮЗ C08ETC- l::- )Х

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (Ш (51) 4 С 08 С 19/28

ГОСУДАРСТНЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Г ф

ОПИСАНИЕ ИЗОБРЕТЕНИЙ, 13

И Д ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 4236582/24-24 (22) 29.04.87 (46) 23, 10,88. Бюл. ¹ 39 (72) A.Ã.Îðëoâ, A.Í.Ìàêëàêîâ, Б.И.Ермишкин, И,А.Скоков, И.Е.Корытный и А.А.Карабанов (53) 621.398 (088.8) (56) Авторское свидетельство СССР №- 991473, кл. С 08 С 19/28, 1983.

Авторское свидетельство СССР

¹ 1275508, кл. G 08 С 19/28, 1987. (54) УСТРОЙСТВО ДЛЯ ПРИЕМА ДИСКРЕТНОЙ

ИНФОРМАЦИИ (57) Изобретение относится к технике автоматизации приема и передачи дискретной информации, информации телеуправления, телесигнализации, телеизмерений и телеконтроля, Целью изобретения является повышение достоверности приема дискретной информации. Устройство содержит распределители импульсов, блок синфазирования, блоки сравнения, дешифраторы, блок элементов ИЛИ, элементы И, элемент ИЛИ, триггер, блок памяти, элемент ИЛИ-НЕ, элементы HE блоки элементов И, сумматоры. Цель достигается путем снижения вероятности регистрации искажений кодовых комбинаций типа "трансформация". 1 ил.

1432584

Изобретение относится к автоматике и телемеханики, может быть использовано в системах теле правления-телесигнализации, а также для приема

5 различной дискретной информации в системах передачи данных.

Целью изобретения является повышение достоверности информации.

На чертеже показана структурная схема предлагаемого устройства, Устройство содержит распределители 1 и 2 импульсов, блок 3 синфазирования, блоки 4 и 5 сравнения, дешиф-. раторы 5 и 7, дешифратор 8 сигналов, блок 9 элементов ИЛИ, первый элемент

И 10, первый и второй блоки 11,12 элементов И, элемент ИЛИ 13, триггер

14, блок 15 памяти, элемент ИЛИ-HE

15, элементы HF. 17 и 18, второй, тре- 20 тий и четвертый элементы И 19-21, третий блок 22 элементов И и сумматоры 23„-23М по модулю два. !

Блок 15 памяти выполнен по схеме продвигающего регистра с числом ячеек

25 памяти, в два разя превьппающим количество разрядов кода, поступающего на вход устройства. Дешифраторы 5 и

7 представляют собой диодные сборки и служат для декодирования кодовых

<О комбинаций фазирования по циклу и вскрытия устройства и "покой" соответственно. Триггер 14 обеспечивает разрешение считывания информации с блока памяти при поступлении с выхода g% дешифратора 8 сигналов сигнала фазирования по циклу, которьп одновременно служит сигналом вскрытия устройства. При поступлении кодовой комбинации "покой" сигналом с выхода де- 40 шифратора 7 триггер 14 опрокидывается, тем самым с входов блоков элементов И снимается сигнал разрешения считывания информации, накопленной в блоке 15 памяти. Распределитель 1 им- 5 пульсов служит для формирования импульсов, соответствующих по времени началу и концу кодовых комбинаций, записываемых в блок памяти . Точное совпадение формируемых импульсов с началом и концом кодовой комбинации информации обеспечивается сбросом распределителя импульсов в исходное состояние при декодировании кодовой комбинации "покой" или специальное передаваемой в начале цикла телеуправления кодовой комбинации фазирования по циклу. Блоу 3 синфазирования управляется информационными импульсами, поступающими на вход устройства, и обеспечивает формирование импульсной последовательности для работы блоков 4 и 5 сравнения, а также формирование тактовых импульсов распределителя 1 импульсов. Распределитель 2 импульсов формирует рабочие импульсы блоков 4 и 5 сравнения, а также стробирующие импульсы удвое«пой тактовой частоты, отстоящие от середин чнформационных импульсов на четверть такта. Блоки 4 и 5 сравнения обеспечивают проверку кода на соо:-ветствие закону кодирования.

Устройство работает следующим образом, На вход устройства поступают и"пульсы дискретной информации в -:;èäå посгедовательности кодовых -.омбинаций. Они подаются на вход блока .. синфазирования и элемен, И 10, ня второй вход которого подаются сдвое:-ные стробирующие импульсы распределителя

2, управляемого блоком 3 синфазирования. С выхода элемента И 10 дискретная информация записывается в блок

15 памяти. После регистрации кодовой комбинации циклового фазирования, предназначенной дгя установки ликловой фазы устройства, а также для его вскрытия, на выходе дешифратора 5 пс— являются импульсы сброса распределителя 1 в исходное положение и импульсы опрокидывания триггера 14, обеспечивающего выдачу сигнала разрешения считывания дискретной информации че рез один из блоков 11,12 или 22 элементов. В процессе приема и записи в блок памяти кодовых комбинаций производится их анализ на соответствие закону кодирования, выполняемый блоками 4 и 5 сравнения, а также слсжение по модулю два каждого разряда двух регистраций одной и той же кодовой комбинации, используемое для повышения достоверности принимаемой информации. В зависимости от результатов проверки с выходов блоков 4 и 5 сравнения на один иэ блоков 11,12 или 22 элементов И выдается разрешающий потенциал, по которому одна из двух регистраций, записанных в блоке 15 памяти через блок 9 элементов

KiH считывается на дешифратог 8 сигналов и поступает на выход устройства. !

После завершения приема дискретной информации устройство переходит в ре143?584 жим покоя, когда на его вход начинает поступать к:>довая комбинация "покой, присущая всем синхронным системам передачи дискретной информации.

Эта комбинация через элемент И 10 записывается в блок 15 памяти. Сигнал дешифрирования кодовой комбинации

"покой" с выхода второго дешифратора

7 через элемент ИЛИ 13 поступает на 10 первый распределитель 1 импульсов, обеспечивая тем самым его цикловое фазирование. Одновременно кодовая комбинация "покой обеспечивает опрокидывачие триггера 14, сигнал с выхо- 15 да которого запрешает считывание любой информации, записанной в блоке памяти. Это далается для того, чтобы исключить возможность формирования ложных комбинаций из кОдОвой комби- 20

tf - З1 нации пскои

В предлагаемом устройстве применяется принцип поэлементно, о сличения, для чего с выходов нечетных и четных ячеек блока памяти элементарные по- 25 сылки поступают на сумматоры по модулю два, где на выходах только в случае одинаковых значений посылок образуются нулевые сигналы, которые после прохождения через элемент ИЛИ-НЕ

16 образуют положительный сигнал.

Этот сигнал является разрешающим и поступает на блок 22 элементов И через элемент И 19 одновременно с разрешающими сигналами от расгределителей 1 и 2 импульсов и блока 5 сравне35 ния. При этом информация с выходов четных ячеек блока 15 памяти через блок 22 элементов И и блок 9 элементов ИЛИ поступает на дешифратор 8

40 сигналов, с выхода которого — на выход устройства ° Это относится к случаю, когда обе регистрации одной и той же кодовой комбинации одинаковы, и в блоке 5 сравнения произведена

45 проверка на соответствие закону кодирования. Остается ничтожно малая вероятность ошибки приема, когда обе регистрации в блоке памяти имеют одинаковые трансформации, при которых ошибки не обнаруживаются.

Формулаизобретения

Устройство для приема дискретной

55 информации, соперж Шее блок синфазирования, вход которого является входом устройства, первый и второй выходы блока синфазирования подключены соответственно к первым входам EIE го распределителя импульсов и блока памяти и входу второго распределителя импульсов, выход первого распределителя импульсов соединен с первыми входами блоков сравнения, первый и второй выходы второго распределителя импульсов подключены соответственно к вторым входам первого и второго блоков сравнения, первый вход первого элемента И является входом устройст-ва, второй вход первого элемента И сОединен с третьим выходом второго распределителя импульсов, выход первого элемента И подключен к второму входу блока памяти, первый и второй выходы которого соединены соответственчо с входами первого и второго дешифраторов, выходы которых подключены к первым и вторым входам эл ",ã:та ИЛИ и триггера, выход последн гi из которых соединен с первыми входами первого и второго блоков элемеEE тов И, третьи выходы блока памяти соединены с третьим входом первого блока сравнения и вторым входом первого блока элементов И, четвертые выходы блока памяти подключены к третьему входу второго блока сравнения и второму входу второго блока элементов И, выход второго блока сравнения соединен с третьим входом первого блока элементов И, выходы первого и второго блоков элементов 11 подключены к первому и второму входам блока элементов ИЛИ, выход которого соединен с входом дешифратора сигналов, выход которогс. является выходом устройства, выход элемент". ИЛИ подключен к второму входу первого распределителя, отличающееся тем, что, с целью повышения достоверности информации, в него введены элемент ИЛИ-HF. второй, третий, четвертый элементы И, элементы ИЕ, третий блок элементов И, сумматоры по модулю два, первые входы которых подключены к соответствующим третьим выходам блока памяти, четвертые выходы которого соединены с соответствующими вторыми входами сумматоров по модулю два, выходы которых соединены с соответствующими входами элемента

ИЛИ-НЕ, выход которого подключен к первому входу второго элемента И, выход которого соединен с четвертым входом второго блока элементов И, вы- ход первого блока сравнения подключен

1432584

Составитель З.Низамутдинова

Техред Л.Олийнык Корректор И,Муска

Редактор О.Юрковецкая

Подписное

Заказ 5447/45 Тираж 558

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 к первому входу третьего элемена И и через первый элемент НЕ к первому входу четвертого элемента И, выход которого соединен с первым входом третьего блока элементов И, выход которого подключен к третьему входу блока элементов ИПИ, выход второго блока сравнения соединен с вторым входом четвертого элемента И и через второй элемент HF. с вторым входом ! Э* третьего элемента И, выхо,, которого подключен к третьему входу первого блока элементов И, выход триггера соединен с вторым входом третьего блока элементов И, третий вход которого подключен к четвертым выходам блока памяти, выходы первого и второго распределителей импульсов соединены соответственно с вторым и третьим входами второго элемента И,