Многопроцессорная система обработки данных

Многопроцессорная система обработки данных

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОНЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 5 С 06 F 15/16

ГОСУДАРСТНЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHQMY СВИДЕТЕЛЬСТВУ, (46) 30,12.90, Бюл. и 48 (21) 4159621/24-24 (22) 31.10.86 (72) B.H.Êoáoçåâ, М.B.Õàðèòîíoâ, А.Н.Ильин, С.В.Корнеев и A.Ï.ßêoâëåâ (53) 681 ° 325 (088.8) (56) Заявка, Франции Р 2431733, кл. С 06 Г 9/46, опублик. 1983.

Патент США Р . 4 356550, кл, С 06 F 11/20, опублик. 1984.

; (54) МНОГОПРОЦЕССОРНАЯ CHCTEMA ОБРАБОТКИ ДАННЫХ (57) Изобретение относится к вычислительной технике, в частности к архи тектуре высокопроизводительных мно-

„„SU„„1436734 А1 гопроцессорных систем обработки данных. Целью изобретения является расширение класса решаемых задач, повышение производительности и надежности многопроцессорной системы обработки данных при работе в широком диапазоне объемон обрабатываемых данных.

Многопроцессорная система содержит две шины 1, 2 межпроцессорного обмена, устройства 3, 4 управления шинами межпроцессорного обмена, процессорные модули, локальные шины 17, блоки 5 общей памяти, устройства 10

I управления вводом-выводом. 1 з.п. ф- лы, 1 ил.

1436714

Изобретение относится к вычислительной технике, в частности к архитектуре высокопроизводительных мно.гопроцесс орных систем обработки дан5 ных а

Целью изобретения является расширение класса решаемых задач, повышение производительности и надежности процессорной системы обработки данных 1р при работе в широком диапазоне обьемов обрабатываемых данных.

Иа чертеже приведена структурная схема многопроцессорной системы обработки данных. 15

Система содержит две шины 1, 2 межпроцессорного обмена, устройства

3 и 4 управления шинами межпроцессорного обмена, блоки 5 общей памяти с тремя входами-выходами, к шинам 1. и

2 межпроцессорного обмена подклю" чены процессорные модули, содержащие процессор 6, блок 7 -памяти, арбитр 8 доступа к шинам, устройство 9 управления прямым доступом в память; уст- 25 ройства 10 управления ввода, вывода.

Процессор 6, арбитр 8 -доступа к ши" иам, блок:7 и устройство 9 подключены к внутренней шине 11, а вторые входы-выходы блока 7 и устройства 9 3р подключены к дополнительной шине 12.

С помощью арбитра 8 доступа к шинам . ведется обмен информацией между уст ройствами на шинах 1, 2, 11, 12, для арбитража доступа к которым арбитр 8 35 связан по линиям 13, 14 запроса доступа с устройством 9 и процессором б соответственно. и .по линиям 15, 16", с устройствами 3, 4.

Вну ренняя шина 11 может быть сое 40 динена (при необходимости) с локальной шиной l7 к которой присоединяются третий вход-выход обмена блока 5 и устройства 10.

Предлагаемая система функционирует 45 следующим образом.

При инициализации системы произво" дится загрузка операционной системы либо иэ устройства 10, либо из посто янной памяти (одного из блоков,5). 50

С устройств 10 инициируется определенная задача, которая загружается в процессорные модули (IIH) . В процессе выполнения задачи имеют место обмены данными между отдельными подзадачами, 5 выполняемыми разными ПМ.

Рассмотрим обмен одного НМ с блоком 7 другого IIH. Процессор 6 или устРойство 9 первого ПМ обращаются по конкретному адресу в адресном пространстве системы, относящемуся к адресам второго ПМ, выдавая сигнал о зап- . росе доступа на шины 11 или 12, арбитр

8 по соответствующим линиям 13, 14, Арбитр 8 первого ПИ анализирует каждый адрес при обменах по шинам 1, 2, 11, 12. Если адрес данных находится за пределами внутренней шины 1 1, ло кальной шины 17, то арбитр 8 передаст запросы на захват шин 1 v 2 устройствами 3 и 4 по соответствующим линиям

15, 16. Первое-иэ освободившихся от обменов по шинам, 2 межпроцессорноrо обмена устройство 3 или 4 шин межпроцессорного обмена разрешает захват шины 1 или 2 межпроцессорного обмена первому IIM, Арбитр 8 предоставляет доступ процессору 6 или устройству 9 к соответствующей шине 1 или 2 межпроцессорного обмена по шине 11 или по шине 12 и первый ITM на захваченной ши" не 1 или 2 организует цикл обращения, в котором на шину 1 или 2 выставляются адрес и данные, поступающие с процессора 6 или устройства 9. Этот адрес анализируется арбитрами 8 всех ПМ, а

ПМ, которому принадлежит укаэанный адрес, организует доступ к указанному адресу в своем адресном пространстве (ячейки памяти 7, регистры управления устройства 9, регистры устройства 10) по шине 11 или 12, причем если обмен направлен к блоку 7, то доступ организуется по дополнительной шине 12, в ином случае — по внутренней шине 11, приостанавливая на время одного обмена работу процессора 6. Если процессор 6 второго IIM обращается для обмена к другому модулю, то производится аналогичная процедура захвата второй шины межпроцессорного обмена 1 или

2 и обращение к памяти ПИ, в том числе и первого, не замедляя при этом работу процессоров 6 и обеспечивая таким образом "прозрачный" канал обмена данными между двумя любыми ПМ.

Аналогичным образом ведется обмен ПИ с общей памятью 5, причем если блок

5 общей памяти, к которому организуется обращение ПМ, подключен к локальной шине 17 данного ПМ, то обмен производится по локальной шине 17, а если блок 5 подключен к локальной Шине 17 другого ПИ, то обмен организуется по шинам 1 или 2 межпроцессорно. го обмена. Выбор путей обмена при этом зависит от текущего состояния

1436714

Формула изобретения

Составитель А. Пак

Редактор Т.Зубкова Техред М.Моргентал Корректор М.Демчик

Заказ 4327

Тираж 569

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно"полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 системы и определяется аппаратными

cpepcTBBhGi, пользователь имеет дело только с физическими адресами ячеек памяти.

° 5

Устройства 3 и 4 равномерно распределяют доступ к шинам 1 и 2 между

ПМ. При необходимости обмена между

ПМ или. с блоками 5 большими блоками данных используются устройства 9 пря- 10 мого доступа в память, Процессор 6 задает в регистры устройства 9 начальные адреса в блоке 7 памяти другого источника (блока 7 другого ПИ или блока 5), длину блока, и дает команду начала передачи. Устройство 9 начина" ет обмен, йспользуя дополнительную шину 12 для обме, а с блоком 7 и процес сорную шину .11 для доступа к блоку 5 общей памяти по локальной шине 17. 20

Устройство 9 может вести обмен между любыми областями адресов памяти сис темы, в том числе перемещение массивов данных в блоке 7 памяти или в блоке 5 общей памяти.

1. Многопроцессорная система обра ботки данных, содержащая процессорныЕ З0 модули и два устройства управления шинами межпроцессорного обмена, причем первые и вторые входы-выходы обмена процессорных модулей соединены соот- ветственно через первую и вторую шин6) З5 межпроцессорного обмена с входами-вы"ходами первого и второго устройств управления шинами межпроцессорного обмена соответственно устройства управления вводом-выводом, о т л и ч а- 40 ю щ а я с я тем, что с целью расши- рения класса решаемых задач, повышения производительности и надежности, в нее введены Н блоков общей памяти (Н-число процессорных модулей), причем первый и второй входы-выходы обмена каждого блока общей памяти подключены к первой и второй шине межпроцессорного обмена соответственно, Н-е устройство управления вводом-выводом соединено через Н-ю локальную шину с третьими входами-выходами обмена Н-ro процессорного модуля и Н-ro блока общей памяти(Н=1,Н).

2. Система по п.1, о т л и ч а ю— щ а я .с я тем, что процессорный модуль содержит процессор, блок памяти, арбитр доступа к шинам и устройство управления прямым доступом в память,. причем вход-вгход обмена процессора соединен через внутреннюю шину с первыми входами-выходами обмена блока памяти и устройства управления прямым доступом в память, внутренним информационным входом-выходом арбитра доступа к шинам и с третьим входомвыходом обмена модуля, вторые вхоцывыходы обмена блока памяти и устройства управления прямым доступом в память соединены через дополнительную шину с дополнительным входом-выходом арбитра доступа к шинам, входы-выходы запросов доступа к шинам процессора и. устройства управления прямым досту" пом в память подключены к соответствующим входам-выходам арбитра доступа к шинам, входы-выходы запросов доступа к первой и второй шинам межпроцессорного обмена и первый и второй информационные входы-выходы арбитра доступа к шинам образуют первый и второй входы-выходы обмена модуля соотьетственно.